Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen.

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1 Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen des VLSI-Entwurfs Realisierung eines 10 x 10 bit Multiplizierers Finale cand. Ing. Steffen Esins Geschwindigkeit – Verlustleistung - Power-Delay-Produkt

2 Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen des VLSI-Entwurfs Abschnitt 1 – VHDL Beschreibung cand. Ing. Steffen Esins Ansätze: - Ripple-Carry - Carry Select - Carry Select² geringe Geschwindigkeit hohe Verlustleistung Realisierter Multiplizierer: Carry Safe Struktur mit 10Bit Addierer aufgeteilt in 8 lines und einer endline

3 Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen des VLSI-Entwurfs Abschnitt 1 – VHDL Beschreibung cand. Ing. Steffen Esins line: 9 Voll-Addierer, 1 Halb-Addierer und 10 AND Gatter endline, 10Bit Addierer (ohne Carry_In) anfangs implementiert als Carry Look Ahead Addierer

4 Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen des VLSI-Entwurfs Änderung im Design: - Ersetzen jeder Addition (AND, OR oder XOR Gatter) durch den + Operator -> mehr Einflussnahme vom Synthesetool auf das fertige Design - Vorteil des ganzen Designs: extrem regelmäßige Struktur - Nachteil: - jede Leitung schon fest verdrahtet Leistungsdaten der VHDL Beschreibung Maximale Frequenz 47.854MHz – Leistungsverbrauch mit 25MHz 957.71mW Abschnitt 1 – VHDL Beschreibung cand. Ing. Steffen Esins

5 Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen des VLSI-Entwurfs cand. Ing. Steffen Esins Synthesestrategie, Parameter und Eckdaten der Netzliste Abschnitt 2 - Synthese auf UMC 18 und Optimierungen

6 Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen des VLSI-Entwurfs Möglichkeiten der Optimierung: - min delay - min area - min power min delay – nur möglich durch große Änderungen in der VHDL Beschreibung maximale Frequenz 400 MHz – die der Konkurrenz über 500MHz min area - keine Zielvorgabe min power Abschnitt 2 - Synthese auf UMC 18 und Optimierungen cand. Ing. Steffen Esins

7 Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen des VLSI-Entwurfs Leistungsdaten nach der Synthese Frequenz 250MHz (Design synthetisiert auf exakt 4ns data arrival time, maximal möglich wären 2.5ns/400mhz) Leistungsverbrauch mit 250MHz 22.918mW (FPGA 25MHz 957.71mW) cand. Ing. Steffen Esins Änderungen im Script: /* max_transition, max_fanout, max_capacitance, cell_degradation, max_delay, min_delay */ /* Hier: max_delay hat hoehere Prio. als max_capacitance */ set_cost_priority {max_delay max_capacitance} set_cost_priority {max_capacitance cell_degradation max_delay} /* Constraints fuer Poweranalyse setzen */ set_max_dynamic_power 30 mW 20mW dynamic power cell leakage set_max_leakage_power 1 mW Abschnitt 2 - Synthese auf UMC 18 und Optimierungen

8 Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen des VLSI-Entwurfs cand. Ing. Steffen Esins Abschnitt 3 – Layout mit Silicon Ensemble Layout-Schritte, Parameter, Vorhergehensweise, Besonderheiten, Vergleichswerte

9 Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen des VLSI-Entwurfs Abschnitt 3 – Layout mit Silicon Ensemble cand. Ing. Steffen Esins Layout-Schritte, Parameter, Vorhergehensweise Floorplanning Placement Clock Tree Synthese Routing 1. Versuch: - alles nach Anleitung Core Auslastung 11.28%, ~2000 Füllerzellen 160 Mhz - 116,2 pJ (100Mhz 12,04mW) 2. Versuch: - Coregröße verkleinert Auslastung 95%, 80 Füllerzellen 171.52 MHz - 113.85 pJ (100Mhz 11.85 mW) Weitere Versuche: - neu synthetisiertes Design mit 2,5ns/400MHz ~260Mhz aber nicht lauffähig (Hold Fehler) - Power Routing langsamer und größere Verlustleistung Letzter Versuch: - Post Routing Schneller und damit besseres Power-Delay-Produkt 196.85 MHz – 113.19 pJ (100Mhz 11.87 mW)

10 Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen des VLSI-Entwurfs Abschnitt 3 – Layout mit Silicon Ensemble cand. Ing. Steffen Esins Critical Path (enthält clk_int)Cell Power Drop

11 Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen des VLSI-Entwurfs cand. Ing. Steffen Esins A 0 Eingangsregister B 0 Eingangsregister P 0 Ausgangsregister Abschnitt 3 – Layout mit Silicon Ensemble

12 Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen des VLSI-Entwurfs cand. Ing. Steffen Esins A 1:0 Eingangsregister B 1:0 Eingangsregister P 1 Ausgangsregister Abschnitt 3 – Layout mit Silicon Ensemble

13 Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen des VLSI-Entwurfs cand. Ing. Steffen Esins Abschnitt 3 – Layout mit Silicon Ensemble A X Eingangsregister B X Eingangsregister P X Ausgangsregister Clock_intern ?

14 Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen des VLSI-Entwurfs cand. Ing. Steffen Esins Abschnitt 3 – Layout mit Silicon Ensemble A X Eingangsregister B X Eingangsregister P X Ausgangsregister Clock_intern Clock Clock treibt P 0, P 19 und Inverter Inverter treibt Clock_intern unterschiedlich flanken- gesteuerte Register

15 Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Spezielle Anwendungen des VLSI-Entwurfs cand. Ing. Steffen Esins Auflistung der Vergleichsparameter Design- bezeichnung min. Perioden- dauer (Timing Analyse) max. Frequenz f max (Timing Analysis) Verlustleistung bei f max (Synopsys nach Layout) Errechnetes Power-Delay- Produkt Verlustleistung bei 100 MHz (Synopsys nach Layout) Errechnetes Power-Delay- Produkt Core - Fläche (Cadence) Stat.Dyn.GesamtStat.Dyn.Gesamt [ns][MHz][mW] [pJ][mW] [pJ][mm²] Design-2505.08196.851.118921.164222.2831113.19811.118910.751411.8703118.7030.01530 WertDesignbezeichnung Beste Frequenz:5.08nsDesign-250 Bestes Power-Delay-Produkt:113.1981 pJDesign-250 Beste Verlustleistung bei 100 MHz:11.8703 mWDesign-250 Designername: Steffen Esins