VHDL-Modellierung der Pipeline eines DLX-Prozessors

Präsentation zum Thema: "VHDL-Modellierung der Pipeline eines DLX-Prozessors"—  Präsentation transkript:

1 VHDL-Modellierung der Pipeline eines DLX-Prozessors
Projektarbeit im Wintersemester 2010/11 Begrüßung Projektname Betreut durch Hr. Kesel, Hr Geiser Von: Dennis Gnad, Marius Hooge, David Ramunno Betreuer: Prof. Dr-Ing. Frank Kesel Dipl.-Ing.(FH) Manuel Gaiser

2 VHDL-Modellierung der Pipeline
Inhalt DLX-Prozessor Pipeline und Stufen Steuerwerk Forwarding Verifikation Fazit und Aussichten Fragen Inhalt dieser Präsentation … In den letzten 5 Minuten stehen wir für Fragen zur verfügung. Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

3 VHDL-Modellierung der Pipeline
DLX-Prozessor Vorgängerprojekt: „VHDL-Modellierung eines DLX-Prozessors“ RISC Harvard-Architektur Lehrmittel Steuerwerk Rechenwerk Instruktions- speicher Arbeits- register Daten- speicher Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

4 VHDL-Modellierung der Pipeline
Ohne Pipeline: 1 Befehl benötigt 5 Takte 2 Befehle benötigen 10 Takte Mit Pipeline: 1 Befehl in 5 Stufen 5 Befehle in unterschiedlichen Stufen → weniger Takte für mehrere Befehle Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

5 VHDL-Modellierung der Pipeline
Pipeline Stufen IF Instruction Fetch Instruction Decode Execute Memory Write Back ID EX MEM WB Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

6 Abarbeitung der Pipeline
Takt: Befehl 1: Befehl 2: Befehl 3: Befehl 4: Befehl 5: ... 1 2 3 4 5 6 7 8 IF ID EX MEM WB IF ID EX MEM WB IF ID EX MEM WB IF ID EX MEM WB IF ID EX MEM Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

7 Instruction Fetch – Instruction Decode
NPC PC Instruction Memory ... Register File Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

8 Execute – Memory – Write Back
Jump Adress Jump Control ALU Instruction Memory Register File Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

9 VHDL-Modellierung der Pipeline
Überblick Steuerwerk IF ID EX MEM WB Instruktions- speicher Arbeits- register Daten- speicher Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

10 VHDL-Modellierung der Pipeline
Steuerwerk IF ID EX MEM WB Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

11 VHDL-Modellierung der Pipeline
Steuerwerk Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

12 VHDL-Modellierung der Pipeline
Steuerwerk Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

13 VHDL-Modellierung der Pipeline
Steuerwerk Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

14 VHDL-Modellierung der Pipeline
Überblick Steuerwerk IF ID EX MEM WB Instruktions- speicher Arbeits- register Daten- speicher Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

15 VHDL-Modellierung der Pipeline
Forwarding Steuerwerk IF ID EX MEM WB Arbeits- register Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

16 VHDL-Modellierung der Pipeline
Verifikation Modultests Systemtest Vollständige Nachbildung der Dekodierung Automatischer Vergleich mit Implementierung Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

17 VHDL-Modellierung der Pipeline
Fazit und Aussichten - Doppelte Taktrate für Arbeitsregister - Tools + Lange Planungsphase + Versionsverwaltungssystem + Speicheranbindung Modular Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors

18 Vielen Dank für Ihre Aufmerksamkeit. Fragen?
Quellcode verfügbar unter: Projektarbeit Wintersemster 2010/11 Gnad / Hooge / Ramunno VHDL-Modellierung der Pipeline eines DLX-Prozessors