Institute of Applied Microelectronics and Computer Engineering College of Computer Science and Electrical Engineering, University of Rostock Spezielle Anwendungen des VLSI-Entwurfs Special applications of VLSI design Meeting Spezielle Anwendungen des VLSI – Entwurfs Special applications of VLSI design 5 th Meeting (report part 3) Prof. Dirk Timmermann, Frank Sill, Ronald Hecht, Stephan Kubisch, Harald Widiger, Claas Cornelius Course and contest

Institute of Applied Microelectronics and Computer Engineering College of Computer Science and Electrical Engineering, University of Rostock Spezielle Anwendungen des VLSI-Entwurfs Special applications of VLSI design Agenda 1.Presentation of first Layout results 2.Some Hints for Optimization 3.ClockTreeSynthesis and PowerAnalyzer Tutorials (by Hagen Sämrow) 4.One new Rule 5.Contest

Institute of Applied Microelectronics and Computer Engineering College of Computer Science and Electrical Engineering, University of Rostock Spezielle Anwendungen des VLSI-Entwurfs Special applications of VLSI design First Results of Layout (CE - group) minutes 1.Amit Hingher 2.Predrag Jankovic 3.Vinod Kumar Kothapalli 4.Victor Luyali 5.Kwang Yoal Kim

Institute of Applied Microelectronics and Computer Engineering College of Computer Science and Electrical Engineering, University of Rostock Spezielle Anwendungen des VLSI-Entwurfs Special applications of VLSI design First Results of Layout (ET/ITTI) minutes 1.Peter Danielis / Peter Kröger 2.Markus Hempel / Tim Eickelberg 3.Martin Siemroth / Mathias Rulf 4.Jens Schulz / Petro Bravermann 5.Andreas Tockhorn / Hagen Sämrow 6.Jiaxi You

Institute of Applied Microelectronics and Computer Engineering College of Computer Science and Electrical Engineering, University of Rostock Spezielle Anwendungen des VLSI-Entwurfs Special applications of VLSI design 2. Some Hints for Optimization (1) For everybody: copy new start.sh from /opt/des_kits/UMC/0.18/MD_Vorlagen/adder File > Import > System Constraints… /home/ /cadence_se/gcf/umc_pad_core_clocktiming.gcf Place > Cells > Timing Driven Placement > Power Driven Placement > Optimize > Timing (Options) Route > WRoute: > Timing Driven Routing > Incremental Final Route

Institute of Applied Microelectronics and Computer Engineering College of Computer Science and Electrical Engineering, University of Rostock Spezielle Anwendungen des VLSI-Entwurfs Special applications of VLSI design 2. Some Hints for Optimization (2) After placement: Place > Placement optimizations (Optimize, Resolve Violations) After Routing: Route > Post-routing optimizations (Optimize, Resolve Violations, Use RSPF, Resize) !!! because new cells can be added > extraction of verilog-file necessarry !!! => File > Export > Verilog => Output Verilog Filename: adder_top.v => copy adder_top.v into your Synopsys-folder

Institute of Applied Microelectronics and Computer Engineering College of Computer Science and Electrical Engineering, University of Rostock Spezielle Anwendungen des VLSI-Entwurfs Special applications of VLSI design New Floorplanning: At Initialize Floorplan: modify I/O To Core Distance Next: copy padcell positions etc. from template BUT: dont copy lines like: ROW ROW_XX core N DO 764 BY 1 STEP ; from template (this rule aims not for lines with: ROW ROW_XX IOSTGRD ) 2. Some Hints for Optimization (3)

Institute of Applied Microelectronics and Computer Engineering College of Computer Science and Electrical Engineering, University of Rostock Spezielle Anwendungen des VLSI-Entwurfs Special applications of VLSI design Manual: /opt/cadence/dsmse5.4/doc => some html-, pdf files in: sil*, qplace, wroute, ctgenuser, pearluser 2. Some Hints for Optimization (4)

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 9 CTS – Clock Tree Synthesis

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 10 Comparison adder without clocktreeadder with clocktree

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 11 clock tree to solve hold violations not for increasing speed of the design for training layout in an inverter structure

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 12 Preparation unzip ctgen.zip in your Cadence SE folder move ctgen.constraints in the ctgen-folder

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 13 ctgen.constraits bottom of adder_top.v: change the clk pad change to data input

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 14 ctgen.constraits waveform:clock signal at the root pin min_delay:minimum allowable insertion delay from the tree root to any leaf max_delay:maximum allowable insertion delay from the tree root to any leaf max_skew:maximum allowable skew between the insertion delay of any leaf

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 15 CTGEN.Command

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 16 Clock Tree Synthesis ( 1 ) after the placement, before routing! need: def of the placed design –File -> Export -> DEF –deactivation of Cells and Special nets –DEF File Name: e.g. …/def/adder_preclk.def –OK

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 17 Clock Tree Synthesis ( 2 ) use a terminal enter in your CadenceSE-folder: ctgentool ctgen.cmd => Creation of a DEF-file with a clock tree

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 18 Import of the new DEF-file import with DEF ECO ( Engeneer Change Order ) because of change of the netlist outside SE File -> Import -> DEF ECO change to the cadence_se/def-folder choose: adder_postclk.def OK

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 19 Ready Clocktree is inserted. Now you are ready for routing!

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 20 Power Analyzer

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 21 Power Analyzer after Power Analysis with the Synopsys Design Analyzer to view the power dissipation on the chip

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 22 Preparation change in the dump.vcd in the Synopsys-folder: –write adder_top instead of dut import of the activity file dump.vcd File -> Import -> VCD change to the Synopsys folder choose dump.vcd OK

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 23 Enter the Power Analyzer ( 1 ) Report -> Power Analysis… click on Options… behind Power

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 24 Enter the Power Analyzer ( 2 ) enter your.rspf-file ( e.g. adder.rspf ) click on Simple estimate: Change Voltage per net (v) to 1.8 click on Currently loaded values OK

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 25 Enter the Power Analyzer ( 3 ) enable Interactive OK

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 26 Power Analyzer 2 windows will open –overview –Rail Analysis Results

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 27 Rail Analysis Results only Wire Current, Wire VDrop and Cell Power Current are interesting to adapt the colours ( for better comparison of the wires and cells ): –click on Color Gradient Legend… then Color Scale Option…

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 28 Color Scale Options

Institut für Angewandte Mikroelektronik und Datentechnik Fachbereich Elektrotechnik und Informationstechnik, Universität Rostock Seite 29 Now you can view your Power Consumptions on your chip!

Institute of Applied Microelectronics and Computer Engineering College of Computer Science and Electrical Engineering, University of Rostock Spezielle Anwendungen des VLSI-Entwurfs Special applications of VLSI design 4. One new Rule Everybody fights for himself! That means: From now, the ET/ITTI groups are split up!

Institute of Applied Microelectronics and Computer Engineering College of Computer Science and Electrical Engineering, University of Rostock Spezielle Anwendungen des VLSI-Entwurfs Special applications of VLSI design Contest We are searching for: 1.The CE-Student with the best PDP (delay from Cadence Timing Analysis multiplied with power dissipation at this delay) 2.The ET/ITTI-Student with the fastest design (delay from Cadence Timing Analysis) 3.The ET/ITTI-Student with the best low power design (power dissipation at 50 MHz) 4.The ET/ITTI with the smallest core-area (area from row-definition in DEF-file)

Institute of Applied Microelectronics and Computer Engineering College of Computer Science and Electrical Engineering, University of Rostock Spezielle Anwendungen des VLSI-Entwurfs Special applications of VLSI design Dinner When? Wednesday, July 6 th at 6 pm. Where? Salsarico Mexikanisch (mexican restaurant), Warnemünde

Institute of Applied Microelectronics and Computer Engineering College of Computer Science and Electrical Engineering, University of Rostock Spezielle Anwendungen des VLSI-Entwurfs Special applications of VLSI design Final meeting: July, 5 th Design hand-over: July, 4 4 pm each 5 minutes, max. 5 slides, presentation of contest results, picture from PowerAnalyzer Questions? => Hagen Sämrow, Claas Cornelius, Frank Sill