Kapitel 3 5 Rechnerorganisation 5.1 Leistung 5.2 Pipelining

Wiederholung und Diskussion 5.1 Leistung Wiederholung und Diskussion

Zyklen, Taktraten Zeit im Rechner schreitet in diskreten Schritten fort, gesteuert durch eine Uhr. Das Zeitintervall zwischen zwei Uhrticks ist ein Takt, ein Zyklus (cycle); seine Länge ist die Zykluszeit. Die Ausführung eines Maschinenbefehls braucht mehrere Zyklen. Dies ist bei vielen Architekturen verschieden für verschiedene Befehle und nicht mal konstant für einen individuellen Befehl. Für einen gegebenen Befehl hängt diese Zahl vom Zustand ab, in dem der Befehl ausgeführt wird. Man betrachtet wieder die durchschnittliche Zahl bei universellen Rechnern bei Echtzeitsystemen : die Zahl bei gegebenem Zustand die Zahl im schlechtest möglichen Fall die Zahl im schlechtesten Fall bei gegebener Menge von Zuständen CPI (cycles per instruction) wird i.A. für die durchschnittliche Zahl von Zyklen pro Befehl verwendet. Warnung: Name passt bei Fließbandverarbeitung nicht mehr!

Leistung auf der Befehlsebene Bisherige Leistungsmaße bezogen sich nicht auf die ausgeführten Befehle Anzahl CPU-Zyklen für die Ausführung eines Programms = Zahl der ausgeführten Befehle  Zahl der Zyklen pro Befehl Also insgesamt: CPU-Ausführungszeit = Zahl der ausgeführten Befehle  Zahl der Zyklen pro Befehl  Zykluszeit Einfluss des Rechnerarchitekten auf die drei Parameter Zahl der ausgeführten Befehle Zahl der Zyklen pro Befehl Zykluszeit

1. Zahl der ausgeführten Befehle Schleifengrenzen und Rekursionstiefe bleiben fest  Änderung in der Zahl der erzeugten Befehle führt zum Unterschied von Reduced Instruction Set Computer (RISC), z.B. MIPS, SPARC, PowerPC kleiner Befehlsvorrat, wenige Adressierungsarten einfache Logik zur Implementierung, viel Platz für Register Complex Instruction Set Computer (CISC); z.B. Pentium komplexe Instruktionen, viele Adressierungsarten Implementierung über Mikroprogramme wenig Platz für Register Für ein Quellprogramm und einen CISC-Zielrechner werden i.A. Maschinenprogramme mit weniger Befehlen erzeugt.

Adressierungsmodi im MC 68000 1. Data register direct 2. Address register direct 3. Register indirect 4. Register indirect with post-increment 5. Register indirect with pre-decrement 6. Register indirect with displacement 7. Register indirect with index 8. Absolute short 9. Absolute long 10. PC relative with displacement 11. PC relative with index 12. Immediate 13. Quick Immediate 14. Implied register Beispiel: d(An, Ix) scaled Address register indirect with Index and Address distance: St(cont(An) + cont(Ix) + d) mit An benutzt als Basis Register, Ix Index Register, 8-Bit-Versatz d.

Adressierungsmodi im MIPS Register Addressing in Sprungbefehlen PC-Relative Addressing in bedingten Sprüngen Pseudo-direct Addressing in Sprungbefehlen Base Addressing für Datenzugriff über Basisadresse und Versatz (Offset) Speicher Basisadresse Versatz effektive Adresse

2. Zahl der Zyklen pro Befehl und 3. Zykluszeit Single-Cycle Datenpfad führt jeden Befehl in einem Taktzyklus aus; Taktzyklus kann kann sehr lange dauern Multi-Cycle Datenpfad hat viel kürzeren Taktzyklus (höhere Taktrate) jeder Befehl benötigt mehrere Taktzyklen Single-Cycle Datenpfad Quelle: K. Diepold

Single-Cycle und Multi-Cycle-Datenpfad Single-Cycle Datenpfad Bearbeitungszeit für alle Befehle gleich lang, der langsamste bestimmt das Tempo, Zykluszeit durch “kritischen Pfad” bestimmt Multi-Cycle-Datenpfad Befehlsausführung in mehrere Phasen mit Zwischenspeicherung aufgeteilt, braucht mehrere Takte, kritischer Pfad und damit Takt verkürzt. Pro Phase nur ein Teil des Datenpfades aktiv. Multi- Cycle- Daten- pfad kritischer Pfad: der Pfad, dessen Länge die Gesamtdauer bestimmt Quelle: K. Diepold

Fließbandverarbeitung (Pipelining) Pipelining verbindet beide Konzepte Taktzyklus wird kurz gehalten  hohe Taktrate In jedem Taktzyklus kann ein Befehl abgearbeitet werden Vorsicht: der Übergang vom Single-Cycle Datenpfad zum Multi-Cycle Datenpfad erhöht den CPI! Er verkürzt aber die Zykluszeit! Produkt, also Ausführungszeit des Befehls evtl. leicht größer. Wodurch? N. R: läßt  lässt RW-Systemarchitektur Kap. 5 Kap. 5

Das Prinzip an einem alltäglichen Beispiel Personen A, B, C, D kommen aus dem Urlaub; es ist viel schmutzige Wäsche zu waschen! Zur Verfügung stehen: eine Waschmaschine (1/2 Stunde Laufzeit) ein Trockner (1/2 Stunde Laufzeit) eine Bügelmaschine (1/2 Stunde Arbeit zum Bügeln) ein Wäscheschrank (1/2 Stunde Arbeit zum Einräumen) jeder der Personen A, B, C, D aus dem Haushalt wäscht seine Wäsche selbst Es gibt zwei Möglichkeiten, die vier Waschvorgänge auszuführen! RW-Systemarchitektur Kap. 5 Kap. 5

Das Prinzip an einem Beispiel T i m e 7 6 P M 8 9 1 2 A B C D a s k o r d Dauer der Arbeiten: 8 Stunden T i m e 7 6 P M 8 9 1 2 A B C D a s k o r d mit Pipelining Dauer der Arbeiten: 3 1/2 Stunden

Aufteilung der Befehlsabarbeitung in Phasen Abarbeitung eines Maschinenbefehls in mehrere Phasen mit möglichst gleicher Dauer aufgeteilt. Eine sinnvolle Aufteilung ist abhängig vom Befehlssatz und der verwendeten Hardware. Beispiel: Abarbeitung in 5 Schritten: Befehls-Hole-Phase (instruction fetch) Dekodier-Phase / Lesen von Operanden aus Registern Ausführung / Adressberechnung (execute) Speicherzugriff (memory access) Abspeicher-Phase (result write back phase) N.R.:muß  muss RW-Systemarchitektur Kap. 5 Kap. 5

Aufteilung des Datenpfades in 5 Phasen r 1 R a d 2 6 S n x W A D m o y L U u l M Z I F : c f h / E X x e c u t e / M E M : M e m o r y a c c e s s W B : W r i t e b a c k a d d r e s s c a l c u l a t i o n I n s t r u c i o m e y A d 4 3 2 l S h f M x 1 P C W a R g

Aufteilung des Datenpfades in 5 Phasen r 1 R a d 2 6 S n x W A D m o y L U u l M Z I F : c f h / E X x e c u t e / M E M : M e m o r y a c c e s s W B : W r i t e b a c k a d d r e s s c a l c u l a t i o n I n s t r u c i o m e y A d 4 3 2 l S h f M x 1 P C W a R g RW-Systemarchitektur Kap. 5

Pipelining: Illustration Annahme: Aufteilung der Befehlsabarbeitung in 5 gleichlange Phasen Befehl 1: P1 P2 P3 P4 P5 Befehl 2: P1 P2 P3 P4 P5 Befehl 3: P1 P2 P3 P4 P5 Befehl 4: P1 P2 P3 P4 P5 Befehl 5: P1 P2 P3 P4 P5 Befehl 6: P1 P2 P3 P4 P5 Befehl 7: P1 P2 P3 P4 P5 Zeitschritt: 1 2 3 4 5 6 7 8 9 10 11 11 = (7-4) + 2 (5-1) Zyklen RW-Systemarchitektur Kap. 5 Kap. 5