Intro Integrating single slope and dual slope ADCs Integrator 1, 2

Präsentation zum Thema: "Intro Integrating single slope and dual slope ADCs Integrator 1, 2"—  Präsentation transkript:

1 Intro Integrating single slope and dual slope ADCs Integrator 1, 2
Komparator einfach und getaktet Ladungsinjektion Rauschen Flash ADC Sukzessive Approximation Current-mode DAC Matching Charge redistribution ADC Subranging ADCs Fehlerkorrektur Zyklischer ADC Sigma-Delta ADC Switched capacitors Multiply by 2 Ausgewählte Themen des analogen Schaltungsentwurfs

2 ADC Speed Accuracy (max Signal / max INL, DNL, Noise) Power
Resolution (number of output bits) Vin/Vdac Vin DNL 1 2 3 Vin Vin Vin Ausgewählte Themen des analogen Schaltungsentwurfs

3 Flash ADC Ausgewählte Themen des analogen Schaltungsentwurfs Flash ADC
KL Ain Dout Ausgewählte Themen des analogen Schaltungsentwurfs

4 Komparator Ausgewählte Themen des analogen Schaltungsentwurfs

5 Widerstand als Last Ausgewählte Themen des analogen Schaltungsentwurfs
Vgs3 Ids Vgs2 Vgs1 Vdssat Vds Vgs<Vt Ausgewählte Themen des analogen Schaltungsentwurfs

6 Matching Offset Ausgewählte Themen des analogen Schaltungsentwurfs

7 Komparator mit Offset-Kompensation
Vsig f1a f1 C Vth Vref Ausgewählte Themen des analogen Schaltungsentwurfs

8 Komparator mit Offset-Kompensation
Vsig Vref+Voffs f1a=1 f1=1 C Vth Vref Vth Rückkopplung! Ausgewählte Themen des analogen Schaltungsentwurfs

9 Komparator mit Offset-Kompensation
Vsig Vref+Voffs f1a f1 C Vth Vref Vth Ausgewählte Themen des analogen Schaltungsentwurfs

10 Komparator mit Offset-Kompensation
Vsig Vref+Voffs+(Vsig-Vth) f1a f1 C Vth Vref Vsig Ausgewählte Themen des analogen Schaltungsentwurfs

11 Komparator mit Offset-Kompensation
Vsig Vref+Voffs+(Vsig-Vth) f1a f1 C Vth Vref Vsig Ausgewählte Themen des analogen Schaltungsentwurfs

12 Ladungsinjektion Ausgewählte Themen des analogen Schaltungsentwurfs N

13 Ladungsinjektion Ausgewählte Themen des analogen Schaltungsentwurfs N

14 Ladungsinjektion Ausgewählte Themen des analogen Schaltungsentwurfs N

15 Ladungsinjektion Ausgewählte Themen des analogen Schaltungsentwurfs N

16 Ladungsinjektion Ausgewählte Themen des analogen Schaltungsentwurfs N

17 Kompensierung von Ladungsinjektion
f2 Vsig f1a B f1 C C Vth A Vref Ausgewählte Themen des analogen Schaltungsentwurfs

18 Kompensierung von Ladungsinjektion
f2 Vsig Vref f1a=1 B f1=1 C C Vth A Vref Vth Ausgewählte Themen des analogen Schaltungsentwurfs

19 Kompensierung von Ladungsinjektion
f2 Vsig Vref-QC/C f1a B f1=1 C C Vth A Vref Vth Ausgewählte Themen des analogen Schaltungsentwurfs

20 Kompensierung von Ladungsinjektion
f2 Vsig Vref-QC/C-QA/Cp f1a B f1 C C Vth A Vref Vth-QA/Cp Cp Ausgewählte Themen des analogen Schaltungsentwurfs

21 Kompensierung von Ladungsinjektion
f2=1 Vsig Vref-QC/C+(Vsig-Vth) f1a B f1 C C Vth A Vref Vsig Cp Ausgewählte Themen des analogen Schaltungsentwurfs

22 Zweistufiger Komparator
Vsig Vref f1a=1 Vref f1aa=1 B f1=1 C C Vth D A C2 Vref Vth Vref Ausgewählte Themen des analogen Schaltungsentwurfs

23 Zweistufiger Komparator
Vsig Vref Vref-QC/C f1a f1aa=1 B f1=1 C C Vth D A C2 Vref Vth Vref Ausgewählte Themen des analogen Schaltungsentwurfs

24 Zweistufiger Komparator
Vsig Vref-QD/C2 Vref-QC/C f1a f1aa B f1=1 C C Vth D A C2 Vref Vth Vref Ausgewählte Themen des analogen Schaltungsentwurfs

25 Zweistufiger Komparator
Vsig f1a Vref-QD/C2-A1(Vsig-Vth) Vref-QC/C+(Vsig-Vth) f1aa B f1 C C Vth D A C2 Vref Vsig Cp Vref Ausgewählte Themen des analogen Schaltungsentwurfs

26 Volldifferentieller Komparator
VsigP f1a f1aa f1 VthP VthN f1 VsigN f1a f1aa f2 Ausgewählte Themen des analogen Schaltungsentwurfs

27 Komparator mit positiver Rückkopplung
f2 VsigP f1a f1aa f1 VthP VthN f1 f1aa f2a VsigN f1a f2 f2a f2a Ausgewählte Themen des analogen Schaltungsentwurfs

28 Rauschen Ausgewählte Themen des analogen Schaltungsentwurfs

29 Ramp ADCs Ausgewählte Themen des analogen Schaltungsentwurfs Ramp C
AND CNT VIn Clk Ausgewählte Themen des analogen Schaltungsentwurfs

30 Integrating single slope ADC
-Vin A C AND CNT Thr Clk v T Ausgewählte Themen des analogen Schaltungsentwurfs

31 Integrating dual slope ADC
-Vin R Ref A C AND CNT Thr Clk C Thr v T Ausgewählte Themen des analogen Schaltungsentwurfs

32 Integrator Ausgewählte Themen des analogen Schaltungsentwurfs C C C A

33 Widerstand als Last >Vth >Vth <Vth
+ + >Vth >Vth - - + <Vth - A B C A – Transistor sperrt Vout B – Transistor im Sättigung B – Transistor im linearen Bereich A B C Vin Ausgewählte Themen des analogen Schaltungsentwurfs

34 Widerstand als Last Ausgewählte Themen des analogen Schaltungsentwurfs
Vgs3 Ids Vgs2 Vgs1 Vdssat Vds Vgs<Vt Ausgewählte Themen des analogen Schaltungsentwurfs

35 Stromquelle als Last Vout V TL Vin I Ausgewählte Themen des analogen Schaltungsentwurfs

36 „Common-Source“ Verstärker
Rd||Rds Ausgang Cf Eingang Cd Cg Rg Ausgewählte Themen des analogen Schaltungsentwurfs

37 „Common-Source“ Verstärker
Rd||Rds Ausgang Cf Eingang Cd Cg Rg Ausgewählte Themen des analogen Schaltungsentwurfs

38 ADC mit sukzessiven Approximationen
Ain DAC ? K D Ausgewählte Themen des analogen Schaltungsentwurfs

39 Algorithmus Ausgewählte Themen des analogen Schaltungsentwurfs i=1
VDA=Vref/2 Vin>VDA nein B(n-i) = 1 B(n-i) = 0 VDA=VDA+Ref/2i+1 VDA=VDA-Ref/2i+1 i = i +1 Ausgewählte Themen des analogen Schaltungsentwurfs

40 DAC KL Din Aout Ausgewählte Themen des analogen Schaltungsentwurfs

41 DAC KL Din Aout Ausgewählte Themen des analogen Schaltungsentwurfs

42 ADC mit sukzessiven Approximationen
1 Ain DAC ? K D Ain DAC ? K D Ausgewählte Themen des analogen Schaltungsentwurfs

43 ADC Ausgewählte Themen des analogen Schaltungsentwurfs

44 Algorithmus 2 Ausgewählte Themen des analogen Schaltungsentwurfs i=1
VDA=Vref/2 Vin>Vref/2 nein B(n-i) = 1 B(n-i) = 0 Vin=Vin-Ref/2i+1 Vin=Vin+Ref/2i+1 i = i +1 Ausgewählte Themen des analogen Schaltungsentwurfs

45 ADC mit gewichteten Kondensatoren
Vin Vref Ausgewählte Themen des analogen Schaltungsentwurfs

46 ADC mit gewichteten Kondensatoren
K 8C 4C 2C C C Vin Vin Vref Ausgewählte Themen des analogen Schaltungsentwurfs

47 ADC mit gewichteten Kondensatoren
K 8C 4C 2C C C Vin Vin Vref Ausgewählte Themen des analogen Schaltungsentwurfs

48 ADC mit gewichteten Kondensatoren
-Vin K 8C 4C 2C C C 1 Vin Vref Ausgewählte Themen des analogen Schaltungsentwurfs

49 ADC mit gewichteten Kondensatoren
-Vin K 8C 4C 2C C C 1 Vin Vref Ausgewählte Themen des analogen Schaltungsentwurfs

50 ADC mit gewichteten Kondensatoren
-Vin+Vre/2 K 8C 4C 2C C C 0 oder 1 Vref Vin Vref Ausgewählte Themen des analogen Schaltungsentwurfs

51 ADC mit gewichteten Kondensatoren
-Vin+Vre/2 K 8C 4C 2C C C 0! Vref Vin Vref Ausgewählte Themen des analogen Schaltungsentwurfs

52 ADC mit gewichteten Kondensatoren
-Vin K 8C 4C 2C C C 1 Vref Vin Vref Ausgewählte Themen des analogen Schaltungsentwurfs

53 ADC mit gewichteten Kondensatoren
-Vin+Vref/4 K 8C 4C 2C C C 0 oder 1 Vin Vref Ausgewählte Themen des analogen Schaltungsentwurfs

54 ADC mit gewichteten Kondensatoren
-Vin+Vref/4 K 8C 4C 2C C C 1 Vin Vref Ausgewählte Themen des analogen Schaltungsentwurfs

55 ADC mit gewichteten Kondensatoren
-Vin+Vref/4+Vref/8 K 8C 4C 2C C C 0 oder 1 Vin Vref Ausgewählte Themen des analogen Schaltungsentwurfs

56 ADC mit gewichteten Kondensatoren
-Vin+Vref/4+Vref/8 K 8C 4C 2C C C 1 Vin Vref Ausgewählte Themen des analogen Schaltungsentwurfs

57 ADC mit gewichteten Kondensatoren
-Vin+Vref/4+Vref/8 K 8C 4C 2C C C 0 oder 1 Vin Vref Ausgewählte Themen des analogen Schaltungsentwurfs

58 ADC mit gewichteten Kondensatoren
-Vin+Vref/4+Vref/8 K 8C 4C 2C C C 1 Vin Vref Ausgewählte Themen des analogen Schaltungsentwurfs

59 ADC mit gewichteten Kondensatoren
-Vin+Vref/4+Vref/8 K 8C 4C 2C C C 1 Vin Vref ADC = 0111 Ausgewählte Themen des analogen Schaltungsentwurfs

60 Algorithmus Ausgewählte Themen des analogen Schaltungsentwurfs i=1
Vin>0 nein B(n-i) = 1 B(n-i) = 0 Vin=2(Vin-Ref/4) Vin=2(Vin+Ref/4) i = i +1 Ausgewählte Themen des analogen Schaltungsentwurfs

61 4-bit Subranging ADC Vin/Vdac + Ain SH 2bit ADC 2bit DAC 2bit ADC X4 + - x N1 N2 1 2 3 Vin x Vin Ausgewählte Themen des analogen Schaltungsentwurfs

62 4-bit Subranging ADC Vin/Vdac + 2bit ADC 2bit DAC 2bit ADC X4 - x 1 2 3 Vin x Vin Ausgewählte Themen des analogen Schaltungsentwurfs

63 4-bit Subranging ADC Vin/Vdac + 2bit ADC 2bit DAC 3bit ADC X2 - x 1 2 3 Vin x Vin Ausgewählte Themen des analogen Schaltungsentwurfs

64 3-bit Subranging ADC Vin/Vdac + 1.5bit ADC 1.5bit DAC 1.5bit ADC X2 - x Vin -1 1 x Vin Ausgewählte Themen des analogen Schaltungsentwurfs

65 Algorithmischer ADC Ausgewählte Themen des analogen Schaltungsentwurfs
Vin/Vdac + 1.5bit ADC 1.5bit DAC X2 - x Vin -1 1 x Vin Ausgewählte Themen des analogen Schaltungsentwurfs

66 Algorithmischer ADC Ausgewählte Themen des analogen Schaltungsentwurfs
Vin/Vdac + 1bit ADC 1bit DAC X2 - x Vin 1 x Vin Ausgewählte Themen des analogen Schaltungsentwurfs

67  - ADC Ausgewählte Themen des analogen Schaltungsentwurfs Vin/Vdac +
1bit ADC 1bit DAC - x Vin Half range 1 x Vin Ausgewählte Themen des analogen Schaltungsentwurfs

68  - ADC Ausgewählte Themen des analogen Schaltungsentwurfs 1bit ADC
1bit DAC Ausgewählte Themen des analogen Schaltungsentwurfs

69  - ADC Ausgewählte Themen des analogen Schaltungsentwurfs 1bit ADC
1bit DAC Ausgewählte Themen des analogen Schaltungsentwurfs

70 Switched Capacitor Ausgewählte Themen des analogen Schaltungsentwurfs
V1 V2 f1 f2 V1 V2 Ausgewählte Themen des analogen Schaltungsentwurfs

71 <I>=(V1-V2)XCXfCK
Switched Capacitor f1 f2 f1 f2 V1 V2 V1 V2 Q=V1XC ΔQ=(V1-V2)XC Q=V2XC <I>=(V1-V2)XCXfCK Ausgewählte Themen des analogen Schaltungsentwurfs

72 Kondensator und parasitäre Kapazitäten
B B f1 f2 T <I>=(V1-V2)X(C+CT)XfCK B Ausgewählte Themen des analogen Schaltungsentwurfs

73 Ladungspumpe Ausgewählte Themen des analogen Schaltungsentwurfs f1 f1
V1 V2 f2 f2 V2* V2* Ausgewählte Themen des analogen Schaltungsentwurfs

74 Ladungspumpe Ausgewählte Themen des analogen Schaltungsentwurfs
Q=(V1-V2)C f1 f2 f1 f1 V1 V2 V1 V2 f2 f1 f2 f2 V2* V2* V2* V2* 1/R=C Ausgewählte Themen des analogen Schaltungsentwurfs

75 Negativer Widerstand f1 f2 V1 V2 f2 f1 V2* V2* Ausgewählte Themen des analogen Schaltungsentwurfs

76 Negativer Widerstand Q=(V1-V2)C Q=(V1-V2)C f1 f2 f1 f2 V1 V2 V1 V2 f2 f1 f2 f1 V2* V2* V2* V2* 1/R=-C Ausgewählte Themen des analogen Schaltungsentwurfs

77 Negativer Widerstand V1 V2 V1 V2 V2* V2* V2* V2* 1/R=-C Ausgewählte Themen des analogen Schaltungsentwurfs

78 Verstärker – Switched Capacitor
Ausgewählte Themen des analogen Schaltungsentwurfs

79 SC – Multiply by two circuit
Ck1 Vin Ck2 Ck1 Vout Ck2 Ck1del Ck1 Ck1del Ck2 2Vin Ausgewählte Themen des analogen Schaltungsentwurfs

80 SC – Multiply by two circuit
Vin Q Q 0V Ausgewählte Themen des analogen Schaltungsentwurfs

81 SC – Multiply by two circuit
Vin Q Q 0V Ausgewählte Themen des analogen Schaltungsentwurfs

82 SC – Multiply by two circuit
Vin 2Q 2Vin 0V 0V Ausgewählte Themen des analogen Schaltungsentwurfs

83 SC – Multiply by two circuit
Vin 2Q 2Vin 0V 0V Floating switches Ausgewählte Themen des analogen Schaltungsentwurfs

84 Constant Resistance Floating Switch
Principle Vin+Vdd Vdd Q Q Vin Vin Off State On State Ausgewählte Themen des analogen Schaltungsentwurfs

85 Constant Resistance Floating Switch
Practical implementation of switches On: Vdd Off: Vdd On: Vdd Off: Vdd+Vin Gate: 2Vdd Gate: Vdd Off: Vdd On: Vdd+Vin Off: 0 On: Vdd+Vin Gate: Vdd Gate: Vin Q On: Vin Off: 0 On: Vin Off: Vin Gate: Vdd+Vin Gate: 0 Wich gate voltages do we need to control the transistors? Ausgewählte Themen des analogen Schaltungsentwurfs

86 Constant Resistance Floating Switch
Practical implementation of switch drivers Level shifter! Vdd 2Vdd OnB Vdd Vdd On Q OnB OnB How to generate the gate voltages? Ausgewählte Themen des analogen Schaltungsentwurfs

87 Constant Resistance Floating Switch
Where to connect wells? Level shifter! Vdd 2Vdd OnB Vdd Vdd On Q OnB OnB Ausgewählte Themen des analogen Schaltungsentwurfs

88 Constant Resistance Floating Switch
Implementation of the level shifter 2Vdd-Vdd Vdd-2Vdd Out Vdd-2Vdd 2Vdd-Vdd 0-Vdd Vdd-0 In Ausgewählte Themen des analogen Schaltungsentwurfs

89 Subtraction of Reference Voltage
Ck1 Vin Ck2 Vout Ck1 Ck2 Ck1del Ck1 Ck1del Ck2 -Vref +Vref 2Vin+aVref-bVref Ausgewählte Themen des analogen Schaltungsentwurfs

90 ADC Cell Ausgewählte Themen des analogen Schaltungsentwurfs Ck1 Vin
Vout Ck1 Ck2 Ck1del +Vref/4 En -Vref En +Vref -Vref +Vref -Vref/4 Ld=Ck2 Ausgewählte Themen des analogen Schaltungsentwurfs

91 Pipeline and Cyclic ADC
Ck1 Ck2 Ck1 Ck2 Ck1 Ck2 Ck1 Ck2 Cyclic Needs two iputs and sample signal In S Ck1 Ck2 Ausgewählte Themen des analogen Schaltungsentwurfs

92 Cyclic ADC Cell Ausgewählte Themen des analogen Schaltungsentwurfs S
Vin SB To Comp S Ck2 Ck1 Vin Ck2 Ck1del S S Comp -Vref +Vref Ck2 Ausgewählte Themen des analogen Schaltungsentwurfs

93 Ausgewählte Themen des analogen Schaltungsentwurfs
1 Ck2 Ck1 Ck2 Ck1del -Vref +Vref Ausgewählte Themen des analogen Schaltungsentwurfs

94 Ausgewählte Themen des analogen Schaltungsentwurfs
1 Ausgewählte Themen des analogen Schaltungsentwurfs

95 Ausgewählte Themen des analogen Schaltungsentwurfs
2 -Vref +Vref Ausgewählte Themen des analogen Schaltungsentwurfs

96 Ausgewählte Themen des analogen Schaltungsentwurfs
2 Ausgewählte Themen des analogen Schaltungsentwurfs

97 Ausgewählte Themen des analogen Schaltungsentwurfs
4 -Vref +Vref Ausgewählte Themen des analogen Schaltungsentwurfs

98 Ausgewählte Themen des analogen Schaltungsentwurfs
1 Ausgewählte Themen des analogen Schaltungsentwurfs

99 Ausgewählte Themen des analogen Schaltungsentwurfs
2 -Vref +Vref Ausgewählte Themen des analogen Schaltungsentwurfs

100 Ausgewählte Themen des analogen Schaltungsentwurfs
2 -Vref +Vref Ausgewählte Themen des analogen Schaltungsentwurfs

101 Ausgewählte Themen des analogen Schaltungsentwurfs
4 -Vref +Vref Ausgewählte Themen des analogen Schaltungsentwurfs

102 Ausgewählte Themen des analogen Schaltungsentwurfs
4 -Vref +Vref Ausgewählte Themen des analogen Schaltungsentwurfs

103 Ausgewählte Themen des analogen Schaltungsentwurfs
8 -Vref +Vref Ausgewählte Themen des analogen Schaltungsentwurfs

104 Cyclic ADC Cell with parallel S+A
Vin SB To Comp S Ck1 Ck2 Ck2 Ck1 Vin In In Ck1del Ck2del Ck2 Ck1 Comp Comp S -Vref +Vref -Vref +Vref Ck2 Ck1 Ausgewählte Themen des analogen Schaltungsentwurfs

105 Single Input, Single Output
Types of Amplifier Single Input, Single Output Fully Differential Pseudo-Differential Ausgewählte Themen des analogen Schaltungsentwurfs

106 Fully Differential Amplifier with CM Feedback
Folded Cascode Amplifier CM Feedback InN InP OutP OutN OutN CM OutP Ausgewählte Themen des analogen Schaltungsentwurfs

107 3-Stage Pseudo-Differential Amplifier
OutP OutN InN CM InP Ausgewählte Themen des analogen Schaltungsentwurfs

108 Symmetry of the Differential Circuit
VinP S SB To Comp S Ck1 Ck2 Ck2 Ck1 VinP InP InP Ck2 Ck1 Ck1del Ground in Single endend c. is mid point in differential circ. Ck2del S S -Vref +Vref -Vref +Vref S S SignalN = (SignalN+SignalP)/2+ (SignalN-SignalP)/2 Ck1del Ck2del Ck1 Ck2 VinN InN InN Ck1 Ck2 Ck2 Ck1 To Comp SB S Ausgewählte Themen des analogen Schaltungsentwurfs

109 Fully Differential Amp
VinP S SB To Comp S Ck1 Ck2 Ck2 Ck1 VinP InP InP Ck2 Ck1 Ck1del Ck2del S S -Vref +Vref -Vref +Vref S S Ck1del Ck2del Ck1 Ck2 VinN InN InN Ck1 Ck2 Ck2 Ck1 To Comp SB S Ausgewählte Themen des analogen Schaltungsentwurfs

110 Common Mode Bias Ausgewählte Themen des analogen Schaltungsentwurfs
VinP S SB To Comp S Ck1 Ck2 Ck2 Ck1 VinP InP InP Ck2 Ck1 Ck1del Ck2del S S -Vref +Vref CM -Vref +Vref CM S S Ck1del Ck2del Ck1 Ck2 VinN InN InN Ck1 Ck2 Ck2 Ck1 To Comp SB S Ausgewählte Themen des analogen Schaltungsentwurfs

111 Pseudo-Differential Amp
VinP S SB To Comp S Ck1 Ck2 Ck2 Ck1 VinP InP InP Ck2 Ck1 Ck1del Ck2del S S -Vref +Vref CM -Vref +Vref S S Ck1del Ck2del Ck1 Ck2 VinN InN InN Ck1 Ck2 Ck2 Ck1 To Comp SB S Ausgewählte Themen des analogen Schaltungsentwurfs

112 Common Mode Bias Ausgewählte Themen des analogen Schaltungsentwurfs
VinP S SB To Comp S Ck1 Ck2 Ck2 Ck1 VinP InP InP CM Ck2 Ck1 Ck1del Ck2del S S -Vref +Vref -Vref +Vref S S Ck1del Ck2del CM Ck1 Ck2 VinN InN InN Ck1 Ck2 Ck2 Ck1 To Comp SB S Ausgewählte Themen des analogen Schaltungsentwurfs

113 Common Mode Subcircuit
VinCM S SB S VinCM Ck1 Ck2 Ck2 Ck1 InCM InCM Ck2 Ck1 Ck1del Ck2del S S Ausgewählte Themen des analogen Schaltungsentwurfs

114 Auto-Zero Feedback Ausgewählte Themen des analogen Schaltungsentwurfs

115 Nonidealities of simple Current Memory Cells
Charge Injection Biasing Output Resistance I Nonlinearity V Ausgewählte Themen des analogen Schaltungsentwurfs

116 Nonidealities of simple Current Memory Cells
Charge Injection Biasing Output Resistance I Nonlinearity V Ausgewählte Themen des analogen Schaltungsentwurfs

117 An Active Current Memory Cell
Simple Idea, only one problem solved Ausgewählte Themen des analogen Schaltungsentwurfs

118 Better Implementation
Three problems solved Ausgewählte Themen des analogen Schaltungsentwurfs

119 Active Current Memory Cell with Switches Shown
In Out Rd Wr Wr Ausgewählte Themen des analogen Schaltungsentwurfs

120 Current Memory Cell with Current Replication
In Out Rd Wr Wr Ausgewählte Themen des analogen Schaltungsentwurfs

121 Cyclic ADC Principle 2X Current Memory Cell Too High Sig Too Low Store +Iref -Iref Ausgewählte Themen des analogen Schaltungsentwurfs

122 Cyclic ADC with four Current Cells
Ck Add/Sub Ref Too Low Wr Too High Ck Rd Ref Wr Rd Ck Add/Sub Ref Wr Rd Too Low Too High Ck Ref Wr Rd Ausgewählte Themen des analogen Schaltungsentwurfs

123 Cyclic ADC with for Cells – Illustration
1 2 3 4 5 6 Go to 3… Ausgewählte Themen des analogen Schaltungsentwurfs

124 Ausgewählte Themen des analogen Schaltungsentwurfs
sample state 1 sample state 2 state3 state4 memory cell S S h0 l0 comparator wr r r nc nc c c wr rd lt lt rd rd lt lt rd States: 1. 2. 1. 2. rd – read wr – write nc – not connected r – reset c – compare lt - latched nc lt lt nc nc lt lt nc wr r r nc nc c c wr 3. 4. 3. 4. 2(S-h0R+l0R) 2(S-h0R+l0R) ck1 ck2 ck3 ck4 state1 state2 state3 state4 sample state 1 S‘ 2(2(S-h0R+l0R)-h1R+l1R) h2 l2 wr r r nc nc c c wr rd lt lt rd rd lt lt rd wr r r nc rd lt lt rd rd lt lt rd wr r r nc nc c c wr nc lt lt nc h3 l3 h1 l1 2(2(2(S-h0R+l0R)-h1R+l1R)–h2R+l2R) ck5 ck6 ck7 ck8 ck9 2(2(2(2(S - h0R + l0R) - h1R + l1R) – h2R + l2R) – h3R + l3R) = Res Res Ausgewählte Themen des analogen Schaltungsentwurfs

125 DCD2 (CNT = 2) Ausgewählte Themen des analogen Schaltungsentwurfs 1 1
DEPFET 3 3 4 4 5 5 6 6 7 7 7 7 W R NC R R L Reg. cascode R L 7 5 5 6 6 7 7 7 7 6 6 5 5 4 4 W W 3 3 R R NC R Double sampling R L R L 3 Ausgewählte Themen des analogen Schaltungsentwurfs

126 DCD2 (CNT = 3) Ausgewählte Themen des analogen Schaltungsentwurfs 1 1
1 1 DEPFET 2 2 3 3 4 4 5 5 6 6 7 7 NC C W C R L Reg. cascode R L Z 4 4 5 5 6 6 7 7 7 7 6 6 5 5 W NC 4 4 C R W C Double sampling R L R L 4 Ausgewählte Themen des analogen Schaltungsentwurfs

127 DCD2 (CNT = 4) Ausgewählte Themen des analogen Schaltungsentwurfs 1 2
1 2 3 4 5 6 7 DEPFET R L R L W R Reg. cascode NC R C 4 4 5 5 6 6 7 7 7 7 6 6 5 5 W R 4 4 L R R L Double sampling W R NC R 4 Ausgewählte Themen des analogen Schaltungsentwurfs

128 DCD2 (CNT = 5) Ausgewählte Themen des analogen Schaltungsentwurfs 7 7
DEPFET 6 6 5 5 4 4 3 3 2 2 1 1 R L R L NC C Reg. cascode W C Z 3 3 4 4 5 5 6 6 7 7 7 7 6 6 R R 5 5 L W R L Double sampling NC C W C 5 Ausgewählte Themen des analogen Schaltungsentwurfs

129 DCD2 (CNT = 6) Ausgewählte Themen des analogen Schaltungsentwurfs 7 7
DEPFET 6 6 5 5 4 4 3 3 2 2 1 1 W R NC R R L Reg. cascode R L 1 3 3 4 4 5 5 6 6 7 7 7 7 6 6 R W 5 5 R W NC R Double sampling R L R L 5 Ausgewählte Themen des analogen Schaltungsentwurfs

130 DCD2 (CNT = 7) Ausgewählte Themen des analogen Schaltungsentwurfs 6 6
DEPFET 7 7 6 6 5 5 4 4 3 3 2 2 NC C W C R L Reg. cascode R L 2 2 2 3 3 4 4 5 5 6 6 7 7 7 7 R NC 6 6 C W W C Double sampling R L R L 6 Ausgewählte Themen des analogen Schaltungsentwurfs

131 DCD2 (CNT = 8) Ausgewählte Themen des analogen Schaltungsentwurfs 6 6
7 7 DEPFET 7 7 6 6 5 5 4 4 3 3 2 2 R L R L W R Reg. cascode NC R 2 2 2 3 3 4 4 5 5 6 6 7 7 7 7 R R 6 6 L W R L Double sampling W R NC R 6 Ausgewählte Themen des analogen Schaltungsentwurfs

132 DCD2 (CNT = 9) Ausgewählte Themen des analogen Schaltungsentwurfs 5 5
6 6 DEPFET 7 7 7 7 6 6 5 5 4 4 3 3 R L R L NC C Reg. cascode W C 3 1 1 2 2 3 3 4 4 5 5 6 6 7 7 R R 7 7 L W R L Double sampling NC C W C 7 Ausgewählte Themen des analogen Schaltungsentwurfs

133 DCD2 (CNT = 10) Ausgewählte Themen des analogen Schaltungsentwurfs 5 5
6 6 DEPFET 7 7 7 7 6 6 5 5 4 4 3 3 W R NC R R L Reg. cascode R L 3 1 1 2 2 3 3 4 4 5 5 6 6 7 7 W W 7 7 R R NC R Double sampling R L R L 7 Ausgewählte Themen des analogen Schaltungsentwurfs

134 DCD2 (CNT = 11) Ausgewählte Themen des analogen Schaltungsentwurfs 4 4
5 5 DEPFET 6 6 7 7 7 7 6 6 5 5 4 4 NC C W C R L Reg. cascode R L 4 1 1 2 2 3 3 4 4 5 5 6 6 W NC 7 7 C R W C Double sampling R L R L Z Ausgewählte Themen des analogen Schaltungsentwurfs

135 DCD2 (CNT = 12) Ausgewählte Themen des analogen Schaltungsentwurfs 4 4
5 5 DEPFET 6 6 7 7 7 7 6 6 5 5 4 4 R L R L W R Reg. cascode NC R 4 1 2 3 4 5 6 7 W R L R R L Double sampling W R NC R C Ausgewählte Themen des analogen Schaltungsentwurfs

136 DCD2 (CNT = 13) Ausgewählte Themen des analogen Schaltungsentwurfs 3 3
4 4 DEPFET 5 5 6 6 7 7 7 7 6 6 5 5 R L R L NC C Reg. cascode W C 5 7 7 7 7 6 6 5 5 4 4 3 3 2 2 R R 1 1 L W R L Double sampling NC C W C Z Ausgewählte Themen des analogen Schaltungsentwurfs

137 DCD2 (CNT = 14) Ausgewählte Themen des analogen Schaltungsentwurfs 3 3
DEPFET 5 5 6 6 7 7 7 7 6 6 5 5 W R NC R R L Reg. cascode R L 5 7 7 7 7 6 6 5 5 4 4 3 3 2 2 R W 1 1 R W NC R Double sampling R L R L 1 Ausgewählte Themen des analogen Schaltungsentwurfs

138 DCD2 (CNT = 15) Ausgewählte Themen des analogen Schaltungsentwurfs 2 2
3 3 DEPFET 4 4 5 5 6 6 7 7 7 7 6 6 NC C W C R L Reg. cascode R L 6 6 6 7 7 7 7 6 6 5 5 4 4 3 3 R NC 2 2 C W W C Double sampling R L R L 2 Ausgewählte Themen des analogen Schaltungsentwurfs

139 DCD2 (CNT = 0) Ausgewählte Themen des analogen Schaltungsentwurfs 2 2
3 3 DEPFET 4 4 5 5 6 6 7 7 7 7 6 6 R L R L W R Reg. cascode NC R 6 6 6 7 7 7 7 6 6 5 5 4 4 3 3 R R 2 2 L W R L Double sampling W R NC R 2 Ausgewählte Themen des analogen Schaltungsentwurfs

140 DCD2 (CNT = 1) Ausgewählte Themen des analogen Schaltungsentwurfs 1 1
DEPFET 3 3 4 4 5 5 6 6 7 7 7 7 R L R L NC C Reg. cascode W C 7 5 5 6 6 7 7 7 7 6 6 5 5 4 4 R R 3 3 L W R L Double sampling NC C W C 3 Ausgewählte Themen des analogen Schaltungsentwurfs

141 DCD2 (CNT = 2) Ausgewählte Themen des analogen Schaltungsentwurfs 1 1
DEPFET 3 3 4 4 5 5 6 6 7 7 7 7 W R NC R R L Reg. cascode R L 7 5 5 6 6 7 7 7 7 6 6 5 5 4 4 W W 3 3 R R NC R Double sampling R L R L 3 Ausgewählte Themen des analogen Schaltungsentwurfs

142 DCD2 (CNT = 3) Ausgewählte Themen des analogen Schaltungsentwurfs 1 1
1 1 DEPFET 2 2 3 3 4 4 5 5 6 6 7 7 NC C W C R L Reg. cascode R L Z 4 4 5 5 6 6 7 7 7 7 6 6 5 5 W NC 4 4 C R W C Double sampling R L R L 4 Ausgewählte Themen des analogen Schaltungsentwurfs

143 DCD2 (CNT = 4) Ausgewählte Themen des analogen Schaltungsentwurfs 1 2
1 2 3 4 5 6 7 DEPFET R L R L W R Reg. cascode NC R C 4 4 5 5 6 6 7 7 7 7 6 6 5 5 W R 4 4 L R R L Double sampling W R NC R 4 Ausgewählte Themen des analogen Schaltungsentwurfs