Hardware / Software Codesign Organisatorisches Ziele Inhalte.

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1 Hardware / Software Codesign Organisatorisches Ziele Inhalte

2 A. Steininger TU Vienna 2 Trost & Rat Homepage: http://ti.tuwien.ac.at/ecs/teaching/courses LVA Leiter: Martin Delvai Andreas Steininger Peter Tummeltshammer email: hwsw@ecs.tuwien.ac.athwsw@ecs.tuwien.ac.at Bitte LVA im TUWIS abonnieren

3 A. Steininger TU Vienna 3 Voraussetzungen Inhaltlich: gute Kenntnisse in VHDL günstig: HW-Modellierung Kenntnis des ASIC-Design Flow günstig: DiDeVO & DiDeLU Formal: VO, LU und Vorauss. formal unabhängig im Magister-Studienplan Techn. Informatik

4 A. Steininger TU Vienna 4 Abwicklung VO 9 fixe Termine: Mo 7.5.16.00 – 17.30 HS8 Mi 9.5.15.00 - 17.30 HS17 Mo 14.5. 16.00 – 17.30 HS8 Mi 16.5.15.00 - 17.30 HS17 Mo 21.5. 16.00 – 17.30 HS8 Mi 23.5. 15.00 - 17.30 HS17 Mi 30.5. 15.00 - 17.30 HS17 Mo 4.6. 16.00 – 17.30 HS8 Mi 6.6. 15.00 - 17.30 HS17

5 A. Steininger TU Vienna 5 Laborübung Lösen einer praktischen Aufgabenstellung Gruppen zu 3 Personen freie Zeiteinteilung; START am 9. Mai Bewertung der Ergebnisse nach gemeinsam vereinbarten „Optimalitätskriterien“ Preis für beste Lösung: 1 FPGA-Board Fakultativ: Publikation auf der Austrochip 07 (Submission Deadline 8.7.)

6 A. Steininger TU Vienna 6 Termine LU 9.5. Vorstellung der Aufgabenstellung (HS 17) bis 13.5. Gruppen-Anmeldung (TI-Portal) nicht im TI angemeldet? => bis 10.5. email an hwsw@ecs... 16.5. 10-14h Fragestunde zur Aufgabenstellung (Lab) 22.5. – 25.5. praktische Einführung in Design-Flow (Lab) im TI Timeslot reservieren (als Gruppe)! 22.6. Abgabe Ergebnisse + Abgabegespräch (Lab) 28.6. Präsentation/Vergleich aller Ergebnisse Preisverleihung FPGA Board (Lab?) für die LU freie Zeiteinteilung

7 A. Steininger TU Vienna 7 Vorlesung Ziel: theoretischer Hintergrund Ausbildung eines Problembewusstseins prinzipielles Verständnis Weg: Frontalvorträge / Gastvorträge Impulsreferate Diskussionen

8 A. Steininger TU Vienna 8 Ihre Aufgaben im Vorlesungsteil rege Teilnahme an den Diskussionen Halten eines Impulsreferates ca. 10, max. 15 Minuten Thema laut Liste (siehe später) incl. Suchen von relevanten Informationen klare pointierte Statements Protokollieren einer Diskussion Zusammenfassen der Standpunkte & Ergebnisse

9 A. Steininger TU Vienna 9 Vorstellungen zur LVA Was ist überhaupt HW/SW Codesign? Was lerne ich in dieser LVA? Wofür brauche ich das Wissen später? A

10 A. Steininger TU Vienna 10 Was ist HW/SW Codesign? paralleler Entwurf HW/SW schneller Bugs früher sichtbar übergreifende Tools Partitionierung HW/SW übergreifende Optimierung Integration v. Systemen aus/mittels HW/SW systematische Schnittstellendefinition Komplexitätsbewältigung

11 A. Steininger TU Vienna 11 Embedded Systems: Challenges „An exploding number of embedded reactive heterogeneous components in mass-market products“ „Massive seamless integration of heterogeneous components in a real-world environment“ „Building systems of guaranteed functionality and quality at an acceptable cost is a major technological and scientific challenge“ [Joseph Sifakis, Workshop on Strategies for Embedded Systems 2005]

12 A. Steininger TU Vienna 12 The Constraints Dependability safety, security, availability Autonomy no humans in the loop Low resource consumption memory, power, energy Physical constraints weight size, heat dissipation, … Market positioning optimal cost/quality, time to market [Joseph Sifakis, Workshop on Strate- gies for Embedded Systems 2005]

13 A. Steininger TU Vienna 13 The System-Centric Approach Joint Design (HW, SW, Environment) to determine cost / quality tradeoffs Requires a combination of competencies in SW, auto- mation, networks, electronics, man-machine interfaces => training, education [Joseph Sifakis, Workshop on Strategies for Embedded Systems 2005]

14 A. Steininger TU Vienna 14 The Current State no unified theory to predict the dynamic properties of a SW running on a given execution platform complex systems are built through a suc- cession of incremental developments exploding validation costs [Joseph Sifakis, Workshop on Strategies for Embedded Systems 2005]

15 A. Steininger TU Vienna 15 Die Herausforderungen Miniaturisierung mixed signal, dynamische Rekonfiguration, Energiebudget Rekonfiguration, power management,… Komplexität Interfaces, formale Verifikation Produktivität / Time to market Abstraktionsebenen, Automatisierung Fehlertoleranz

16 A. Steininger TU Vienna 16 Anwendungsbeispiele Consumer-Products unglaubliche Features kleiner Preis, kleine Größe, lange Akku-Lebensdauer Mobiltelefonie zusätzlich Mixed-Signal Design Automotive extreme Anforderungen bezügl. Sicherheit & Preis

17 A. Steininger TU Vienna 17 Das zentrale Problem globale Optimierung der Gesamtlösung optimale SW + optimale HW ist zu wenig! => optimale Aufteilung (Partitioning) ist nötig Abhängigkeit von den Randbedingungen hier gibt es derzeit keinen Tool-Support Tools optimieren nur HW bzw. SW allein Problem ist extrem komplex (Lösungsraum!) Wie formuliere ich Optimalität überhaupt? Interfaces zwischen Tools ungeeignet viele Entscheidungen (Partitioning!) trifft ein Entwickler aus Erfahrung

18 A. Steininger TU Vienna 18 Ziel der VO + LU Bewusst-Machen der Problematik Analysieren der Trade-offs Verständnis für den Optimierungsprozess, dessen Kriterien und Randbedingungen Vermitteln erster eigener Erfahrungen NICHT: Kennenlernen der bestehenden Tools

19 A. Steininger TU Vienna 19 Termine Vorlesung 7.5. VB + allg. Einführung 9.5. Vorstellung der Übungsaufgabe 14.5.eine erste Gegenüberstellung 16.5.Designflow & Verifikation HW/SW 21.5.Gastvortrag Hr. DI. Scheurer 23.5. Kostenfaktoren & Constraints 30.5.Gastvortrag Prof. Rupp 4.6.Entwurfssprachen 6.6.Fehlertoleranz & Echtzeit

20 A. Steininger TU Vienna 20 Benotung Vorlesung: Impulsreferat (Inhalt, Klarheit, Form) Zusammenfassung Teilnahme an der Diskussion Besprechung der Lösung aus der LU Laborübung: praktisches Ergebnis Besprechung der Lösung aus der LU

21 A. Steininger TU Vienna 21 Seminarheft Folien aller Vorträge Zusammenfassungen der Diskussionen Aufgabenstellung Optimalitätskriterium Eckdaten & Beschreibung aller Lösungen auf CD bzw. auf der Homepage

22 A. Steininger TU Vienna 22 Impulsreferate Block 14.5. Eine erste Gegenüberstellung 1.0 ST: 1.1 „Plädoyer für die HW“ [NN] 1.2 „Plädoyer für die SW“ [NN] 1.3 Virtual Prototyping [NN]

23 A. Steininger TU Vienna 23 Impulsreferate Block 16.5. Unterschiede & Gemeinsamkeiten HW / SW ST: Vision ASIP 2.1 Design Flow: HW versus SW [NN] 2.2 Verifikation & Debugging: HW versus SW [NN] 2.3 Programmierbare HW: HW oder SW? [NN] 2.4 Dynamische Rekonfiguration von HW [NN] 2.5 Performancevergleich: DSP vs. FPGA [NN] 2.6 Multiprocessors: Challenge für die SW [NN]

24 A. Steininger TU Vienna 24 Impulsreferate Block 23.5. Kosten & Constraints ST: Der globale Optimierungsprozeß Vereinbarung der „Optimalitätskriterien“ 3.1 Kosten im Lebenszyklus eines Systems [NN] 3.2 Kostenfaktoren für einen ASIC 3.3 Trends & Prognosen für Systemkosten [NN] 3.4 Verlustleistung & Energiemanagement [NN] 3.5 Zertifizierung [NN] 3.6 Echtzeitverhalten [NN]

25 A. Steininger TU Vienna 25 Impulsreferate Block 4.6. Entwurfssprachen & Komplexität ST: Abstraktionsebenen, Komplexitätsbewältigung 4.1 HW-Entwurfssprachen vs. SW Sprachen [NN] 4.2 System-Entwurfssprachen: Beispiel System C [NN] 4.3 Verbreitung von SystemC

26 A. Steininger TU Vienna 26 Impulsreferate Block 6.6. Dependable Systems ST: Fehlertoleranzanforderungen: Status & Trends 5.1 Fehlerraten von SW [NN] 5.2 Fehlerraten von HW [NN] 5.3 Fehlererkennung HW [NN] 5.4 Fehlererkennung in SW [NN] 5.5 Fehlertoleranz: HW versus SW [NN] 5.6 COTS für sichere Systeme [NN]

27 A. Steininger TU Vienna 27 Gastvortrag Dipl.-Ing. Dieter Scheurer Managing Director Gleichmann Electronics Research Austria „Debugging mittels Semulator“ 21. Mai 2007, Hörsaal 8

28 A. Steininger TU Vienna 28 Gastvortrag Prof. Markus RUPP Institut für Nachrichtentechnik und HF-Technik Dekan der Fakultät für ET & Informationstechnik Leiter des CD Labors „Design Methodology of Signal Processing Algorithms“ „The Chip Design Crisis“ 30. Mai 2007, Hörsaal 17