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Eugenio Di Gioia Übung Integrierte Schaltungen. Eugenio Di Gioia Organisatorisches Termine: Themen dieser Übungen und auch der Hausaufgaben sind klausurrelevant.

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Präsentation zum Thema: "Eugenio Di Gioia Übung Integrierte Schaltungen. Eugenio Di Gioia Organisatorisches Termine: Themen dieser Übungen und auch der Hausaufgaben sind klausurrelevant."—  Präsentation transkript:

1 Eugenio Di Gioia Übung Integrierte Schaltungen

2 Eugenio Di Gioia Organisatorisches Termine: Themen dieser Übungen und auch der Hausaufgaben sind klausurrelevant

3 Eugenio Di Gioia Organisatorisches Hausaufgaben: –Bei Abgabe aller Aufgaben (komplett, d.h. alle Aufgaben bearbeitet) und mindestens 66% korrekter Lösungen: 2 Bonuspunkte auf die Klausur bzw. Mündliche Prüfungsnote um 0,3 besser –Aufgaben werden jeweils am Ende des Termins ausgegeben; Lösungen spätestens bis zum folgenden Termin abgeben –Aufgabenblätter sind immer zum jeweiligen Termin auf der Institutsseite unter Personen – Stephan Leuschner – Materialien zur UE Integrierte Schaltungen zu finden Sprechstunde: Montags, 15 – 16 Uhr sowie nach Vereinbarung (Telefonnr. Bzw. -Adresse siehe Institutshomepage)

4 Eugenio Di Gioia Integrierte Schaltungen Herstellung einer integrierten Schaltung im CMOS Prozess (Beispiel: NMOS/PMOS) Integrierte R, L, C und Dioden im CMOS- Prozess Entwurf einer IC mit CAD-Software (Beispiel: Cadence Suit)

5 Eugenio Di Gioia Herstellung einer integrierten Schaltung Verfügbare Technologien: Bipolar-Prozess (schneller, höhere Verstärkung, großer Flächenbedarf, große Verlustleistung, geringere Ausbeute als CMOS) CMOS-Prozess (höhere Integration, weniger Verlustleistung, langsamer als Bipolaren) BiCMOS-Prozess (Vereint die Vorteile der Bipolar- und der CMOS-Technologie, die Herstellung ist aber um % teurer als mit einem reinen CMOS-Prozess) NMOS-Prozess (kleinerer Flächenbedarf als CMOS aber höhere Verlustleistung, heutzutage nicht mehr benutzt)

6 Eugenio Di Gioia Komplementär-Kanal-MOS- Technik (CMOS) Sehr geringe Ruheverlustleistung in digitalen Schaltungen: es fließt nur ein geringer Strom im durchgeschalteten Zustand (Sperrstrom) Sehr hohe Eingangsimpedanz, rein kapazitiv Herstellung: Das Polysilizium-Gate wirkt als Maske und schützt das untere Gate-Oxide (Self-alignment der Source- und Drain-Diffusionen): sehr hohe Auflösung und Präzision CMOS ist die ideale Technologie für sehr hohe Integration (VLSI). Der heutige Marktanteil der CMOS Technologie beträgt über 75%

7 Eugenio Di Gioia Teil I CMOS Prozess

8 Eugenio Di Gioia Monokristall-Seule (Si) Wafer Einzelne Chips Durchmesser max. 30 cm CMOS- Prozess Bearbeiteter Wafer

9 Eugenio Di Gioia Lithographischer Prozess Eine integrierte Schaltungen wird mittels verschiedener Schritte gefertigt: Belichtung durch verschiedene Masken Dotierung Chemisches Ätzen Implantation/Diffusion Auftragung/Aufdampfung Behandlung mit hohen Temperaturen

10 Eugenio Di Gioia Einzelner Chip: Die Die einzelnen Chips werden nach dem lithographischen Prozess abgeschnitten Alle Chips sind in der Regel identisch: jeder ist eine integrierte Schaltung Draufsicht Seitenansicht

11 Eugenio Di Gioia Maske (Glas) Licht (UV) Wafer: SUBSTRAT (Si) + PHOTORESIST Belichtetes Photoresist Glas + Chrom Lithographie

12 Eugenio Di Gioia UV Maske Chrom Photoresist Substrat (Si-p) Belichtetes Photoresist

13 Eugenio Di Gioia Belichtung des Photoresists Die chemischen Eigenschaften des Photoresists werden durch die UV- Belichtung geändert Das belichtete Photoresist kann mit speziellen Lösungsmitteln entfernt werden

14 Eugenio Di Gioia SUB P Si 3 N 4 Aufdampfung Si 3 N 4 Funktion: verhindert das Wachstum von SiO 2

15 Eugenio Di Gioia SUB P Si 3 N 4 Maske 1: Channel-Stop Öffnungen (Isolation der Transistoren) + Ätzen des Si 3 N 4

16 Eugenio Di Gioia SUB P SiO 2 Field Oxide Isolation (thermisches Wachstum, hohe Temperatur). Si +O 2 SiO 2, Si wird konsumiert Effektive Substratdotierung P+ Trennung der einzelnen Transistoren: Si 3 N 4 P+ Channel Stop (Implantation) Erhöht die Einsatzspannung der parasitären Transistoren

17 Eugenio Di Gioia Trennung der Transistoren: Field Oxide Isolation (FOX) So genannte Birds Beaks entstehen, weil das Siliziumsoxid teilweise auch unter dem Si 3 N 4 wächst. Dadurch ist die Breite des Transistors kleiner als die, die durch die Maske definiert wird Birds Beak SiO 2 Si 3 N 4 Si-Bulk

18 Eugenio Di Gioia Aufdampfung vom Si 3 N 4 Auftragung des Photoresists UV-Belichtung Trennung der Transistoren: Shallow Trench Isolation (STI) Belichtetes Photoresist Nicht belichtetes Photoresist Si 3 N 4 Si-Bulk

19 Eugenio Di Gioia Trennung der Transistoren: Shallow Trench Isolation (STI) Chemisches Ätzen: nur das belichtete Photoresist löst sich auf Das untere Substrat wird geätzt Aufdampfung vom Siliziumsoxid SiO 2 Si-Bulk Si 3 N 4 Ätzen

20 Eugenio Di Gioia SUB P Selektives Ätzen des Si 3 N 4 : keine Maske wird gebraucht Oxidwachstum auf der ganzen Fläche

21 Eugenio Di Gioia SUB P n-Well SiO 2 Maske 2: N-Wanne Öffnung N-Diffusion (Phosphor, Arsen)

22 Eugenio Di Gioia SUB P n-Well SiO 2 Thermal Oxide Growth (Gate Oxide): 4 nm Auftragung des Polysiliziums: (Gate)

23 Eugenio Di Gioia SUB P n-Well SiO 2 Maske 3: Gate Definition

24 Eugenio Di Gioia SUB P n-Well SiO 2 Maske 4: Schutzt den PMOS vor der n- Diffusion Photoresist n-Diffusion: Self-alignment von Drain und source, das Poly-Gate wirkt als Maske

25 Eugenio Di Gioia Photoresist SUB P n-Well SiO 2 Maske 5: Schutzt den NMOS vor der p- Diffusion p-Diffusion (Bor): Self-alignment von Drain und source, das Poly-Gate wirkt als Maske

26 Eugenio Di Gioia SUB P n-Well SiO 2 Oxidaufdampfung Maske 6: Eröffnung der Metallkontakte

27 Eugenio Di Gioia SUB P Metal1 Beschichtung n-Well SiO 2 Mask 7: Metal 1 Definition

28 Eugenio Di Gioia SUB P Metal 2 Beschichtung n-Well SiO 2 Mask 9: Metal 2 Definition Mask 8: Eröffnung der Vias

29 Eugenio Di Gioia Draufsicht und Querschnitt des CMOS-Inverters

30 Eugenio Di Gioia Package Pins Draht Pad

31 Eugenio Di Gioia © AJHD Packages Flip Chip – Pin Grid Array TQFPTEP Ball Grid Array Source: National Semiconductor Dual Inline PIN

32 Eugenio Di Gioia Teil II Realisierung der Bauelemente (Standard CMOS)

33 Eugenio Di Gioia Integrierte Widerstände (1) Poly Widerstand Resistivity (Ω/): low Thermal coefficient (ppm/°C): average Voltage coefficient (ppm/V): low Querschnitt Plan © Zsolt M. KOVÁCS VAJNA

34 Eugenio Di Gioia Integrierte Widerstände (2) © Franco Maloberti Diffusionswiderstand Resistivity (Ω/): average TC (ppm/°C): low VC (ppm/V): average Well-Widerstand Resistivity (Ω/): high TC (ppm/°C): high VC (ppm/V): high Hohe Kapazität gegen Substrat

35 Eugenio Di Gioia Integrierte Kondensatoren Poly/Poly Term. Coeff: low Volt. Coeff: low Parasitic Cap: average MOS (Poly/Diffusion) Term. Coeff: low Volt. Coeff: high Parasitic Cap: high MIM (Metal/Metal) Term. Coeff: low Volt. Coeff: low Parasitic Cap: average/low Nachteil: Cap/µm 2 low © Zsolt M. KOVÁCS VAJNA Metal2 Metal1 SiO 2 Si-p SiO 2

36 Eugenio Di Gioia Integrierte Spulen Die Kapazität gegen Substrat wird minimiert in dem man die obersten Metallschichten verwendet (z. B. Metal 6) Der parasitäre Serienwiderstand wird minimiert in dem man mehrere Metallschichten in parallel verwendet (z. B. Metal 4+5+6)

37 Eugenio Di Gioia Integrierter ESD-Schutz Sub + n Diff n-Wanne + p Diff

38 Eugenio Di Gioia Layout Querschnitt Sub p- N-Well p+ n+ PAD Sub p- p+ n PAD nn nWell

39 Eugenio Di Gioia Teil III Entwurf einer integrierten Schaltung

40 Eugenio Di Gioia Anforderungen Rechnungen per Hand Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Entwurf einer integrierten Schaltung

41 Eugenio Di Gioia Anforderungen Rechnungen per Hand Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Entwurf einer integrierten Schaltung

42 Eugenio Di Gioia Anforderungen (Analog IC) Verstärkung Frequenzbereich Rauschen Linearität Impedanzanpassung Offset Leistungsverbrauch Chipfläche

43 Eugenio Di Gioia Anforderungen Rechnungen per Hand Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Entwurf einer Integrierten Schaltung

44 Eugenio Di Gioia Rechnungen per Hand Bsp.: MOS Gleichungen Triode Sättigung Man schätzt V GS, V DS, g m, r o ab

45 Eugenio Di Gioia Anforderungen Rechnungen per Hand Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Entwurf einer Integrierten Schaltung

46 Eugenio Di Gioia Schematic Schematische Zeichnung der Schaltung mit Symbolen, die die einzelnen Bauelemente darstellen (nMOS, pMOS, R, L, C, Dioden) und ihre Verbindungen. Anderenfalls kann man die Schaltung durch eine Text-Datei beschreiben (Netlist)

47 Eugenio Di Gioia Bsp: Schematic (CMOS Inverter)

48 Eugenio Di Gioia Bsp. Netlist (CMOS Inverter) simulator lang=spectre global 0 include "/home/ams/ams_HK330/spectre/csx/mcparams.scs" include "/home/ams/ams_HK330/spectre/csx/cmos53.scs" section=cmostm include "/home/ams/ams_HK330/spectre/csx/res.scs" section=restm include "/home/ams/ams_HK330/spectre/csx/cap.scs" section=captm include "/home/ams/ams_HK330/spectre/csx/bip.scs" section=biptm I2 (net2 net11 0 0) modn w=10u l=0.3u as=1.1e-11 ad=1.1e-11 ps=12.2u \ pd=12.2u nrd=0.06 nrs=0.06 m=1 I1 (net2 net11 net9 net9) modp w=25u l=0.3u as=2.75e-11 ad=2.75e-11 \ ps=27.2u pd=27.2u nrd=0.024 nrs=0.024 m=1 V1 (net9 0) vsource dc=3.3 type=dc V0 (net11 0) vsource dc=1.6 type=sine ampl=10m freq=1G simulatorOptions options reltol=100e-6 vabstol=1e-6 iabstol=1e-12 temp=27 \ tnom=27 homotopy=all limit=delta scalem=1.0 scale=1.0 \ compatible=spice2 gmin=1e-12 rforce=1 maxnotes=5 maxwarns=5 digits=5 \ cols=80 pivrel=1e-3 ckptclock=1800 sensfile="../psf/sens.output" tran tran stop=10n errpreset=conservative write="spectre.ic" \ writefinal="spectre.fc" annotate=status maxiters=5 finalTimeOP info what=oppoint where=rawfile modelParameter info what=models where=rawfile element info what=inst where=rawfile outputParameter info what=output where=rawfile saveOptions options save=all currents=all useprobes=yes

49 Eugenio Di Gioia Anforderungen Rechnungen per Hand Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Entwurf einer integrierten Schaltung

50 Eugenio Di Gioia Simulation DC Operating Point (Arbeitspunkt) DC sweep AC (Kleinsignal) Transient-Analyse S-Parameter Noise-Analyse (Rauschen) Periodic Steady-state (Linearität) Monte Carlo (Statistische Analyse) Die Schaltung wird durch ein Modell simuliert, das die physikalischen Eigenschaften der einzelnen Bauelemente beschreibt. Das meistverwendete Modell ist das BSIM- Modell (Berkeley University). Mit dem Simulator kann man verschiedene Analysen durchführen:

51 Eugenio Di Gioia Bsp: Analog Artist (Transient-Analyse)

52 Eugenio Di Gioia Anforderungen Rechnungen per Hand Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Entwurf einer Integrierten Schaltung

53 Eugenio Di Gioia Layout Der Designer verwendet verschiedene Layers die zur Verfügung stehen: Metal, Poly, Active, usw. Er sieht die Draufsicht (in zwei Dimensionen) der IC

54 Eugenio Di Gioia Bsp: Layout eines CMOS-Inverters

55 Eugenio Di Gioia Anforderungen Rechnungen per Hand Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Entwurf einer Integrierten Schaltung

56 Eugenio Di Gioia DRC/LVS/Extracted DRC (Design Rules Checker): Kontrolliert, dass die Designregeln erfüllt werden. Diese stellen sicher, dass einige unerwünschte Effekte nicht auftreten und dass die erwünschten Bauelemente korrekt funktionieren. LVS (Layout Versus Schematic): Verifiziert, dass die Bauelemente im Layout denen im Schematic entsprechen) Extracted: parasitäre Kapazitäten und Widerstände werden vom Layout extrahiert Am Ende dieses Prozesses wird die Schaltung (jetzt mit Parasitics) wieder simuliert und kontrolliert, ob die Spezifikationen noch erfüllt sind.

57 Eugenio Di Gioia Anforderungen Rechnungen per Hand Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Entwurf einer Integrierten Schaltung

58 Eugenio Di Gioia Prototypherstellung Layout -> GDS Text-Datei To the Foundry Nach ca. 2 Monaten Chip

59 Eugenio Di Gioia Anforderungen Rechnungen per Hand Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Entwurf einer Integrierten Schaltung

60 Eugenio Di Gioia Anforderungen Rechnungen per Hand Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion Entwurf einer Integrierten Schaltung


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