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4.4 Speicherarchitektur Speicher E/A-Einheiten E/AGeräte E/A-Steuerungen (controller) Prozessor Leitwerk Rechenwerk Verbindungsnetzwerk.

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1 4.4 Speicherarchitektur Speicher E/A-Einheiten E/AGeräte E/A-Steuerungen (controller) Prozessor Leitwerk Rechenwerk Verbindungsnetzwerk

2 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Mehrprozess-System (Multitasking, Multiprocessing) In realen Rechnern meist mehrere „Programme“ gespeichert. Ausführbare Programme heißen Prozesse oder tasks. Prozessen wird durch einen dispatcher (z.TL. scheduler genannt) Rechenzeit auf dem Prozessor zugeteilt. Dispatcher schaltet zwischen Ausführung von Prozessen um (context switch). Bei context switch werden alle Register -des anzuhaltenden Prozesses in einen ihm zugeordneten Datenblock (process control block, PCB) gerettet & -die des zu fortzuführenden Prozesses aus seinem PCB geladen. Prozessen wird suggeriert, Prozessor gehöre ihnen allein (bis auf Zeitverhalten).

3 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Context switch Prozessor Speicher A B PCB A PCB B Register Ausführung A A B B

4 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Speicherverwaltung Unterscheidung zwischen den Adressen, welche der Prozessor generiert und jenen, mit denen der physikalische Speicher adressiert wird. Def.: Prozessadressen bzw. virtuelle Adressen sind die effektiven Adressen nach Ausführung aller dem Assemblerprogrammierer sichtbaren Adressmodifikationen, d.h. die von einem Prozess dem Rechner angebotenen Adressen. Def.: Maschinenadressen, reale Adressen bzw. physikalische Adressen sind die zur Adressierung der realen Speicher verwendeten Adressen. Pro- zessor Spei- cher

5 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Memory Management Unit (MMU) virtuelle Adressen reale Adressen Daten/Befehle Kontrolle Adressbits (7:0) Prozessor MC Speicher MMU MMU ist für das Umrechnen der Adressen verantwortlich. Beispiel Motorola

6 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Identität Bei einfachen Systemen sind reale und virtuelle Adressen identisch („memory management without swapping or paging“). Adressraum durch real vorhandenen Speicher beschränkt. Kommt v.a. bei eingebetteten Systemen (Fahrzeugelektronik, Handys usw.) vor, weniger bei PCs und Workstations. Sehr einfache Systeme: - Aufteilung in Systembereich und Benutzerprogramm (  SPIM) Bei einfachen Systemen sind reale und virtuelle Adressen identisch („memory management without swapping or paging“). Adressraum durch real vorhandenen Speicher beschränkt. Kommt v.a. bei eingebetteten Systemen (Fahrzeugelektronik, Handys usw.) vor, weniger bei PCs und Workstations. Sehr einfache Systeme: - Aufteilung in Systembereich und Benutzerprogramm (  SPIM) Pro- zessor Spei- cher user system user system 0 SPIM Lücken?

7 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Einteilung in Laufbereiche (core partitions) Jeweils ein Prozess im Speicher, die übrigen auf der Platte. Prozesse 1,2 4,5 3 6,7,8 Betriebssystem Partition 1 Partition 2 Partition 3 Partition 4 Aus Aufwandsgründen statt flexibler Speicherzuteilung an Prozesse feste Partitionierung des Speichers. Adressbereich der Prozesse zusammen- hängend im virtuellen und im realen Adressraum. Compiler adressieren Befehle ab Adresse 0. Beim Laden muss auf alle Adressen Anfangsadresse der Partition addiert werden.  Identifikation von Adressen im übersetzten Programm! 4 5

8 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Speicherschutz durch Grenzregister möglich Prozesse 1,2 4,5 3 6,7,8 Betriebssystem Partition 1 Partition 2 Partition 3 Partition 4 Z.Tl. nur Zugriff auf durch Grenzregister begrenzten Speicherbereich erlaubt (  Speicherschutz); Grenzregister werden bei context switch umgeladen.

9 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Was tun, wenn Prozesse mehr Speicher benötigen? (1) Betriebssystem Partition 1 Partition 2 Partition 3 Partition 4 1,2 Prozesse Man könnte Partitionen verschmelzen, wenn Prozesse mit dem Speicher der zugeteilten Partition nicht auskommen. Aus Aufwandsgründen selten realisiert. 4,5 3 Platte

10 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Was tun, wenn Prozesse mehr Speicher benötigen? (2) Betriebssystem Partition 1 Partition 2 Partition 3 Partition 4 Verschieben von Prozessen im Speicher nicht möglich, da Adressen angepasst werden müssten, andere Informationen nicht. Im Speicher sind Adressen und andere Informationen ununterscheidbar 0x010101FF 0x pointer (Adresse) integer Aus demselben Grund kann nur der gesamte Inhalt einer Partition auf die Platte aus- gelagert werden (swapping) und an dieselbe Stelle zurückgeschrieben werden. f

11 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Einsatzbereiche Sehr einfache Rechner, eingebettete Systeme (Handys, Fahrzeugelektronik). Systeme, bei denen die Programme von vornherein alle bekannt sind. Sehr einfache Rechner, eingebettete Systeme (Handys, Fahrzeugelektronik). Systeme, bei denen die Programme von vornherein alle bekannt sind.

12 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Beurteilung Nachteile: Sehr starke „externe Fragmentierung“ (Speicherbereiche bleiben ungenutzt). Adressraum durch real vorhandenen Speicher beschränkt. Man muss den Speicherbedarf von Applikationen recht genau kennen, um eine möglichst passende Speichergröße zuzuweisen. Risiko des Prozessabbruchs, wenn Speicher nicht ausreicht.  Gründe für bessere Verfahren.

13 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Seiten-Adressierung (paging) Einteilung der realen Adressen in Bereiche gleicher Länge (Seitenrahmen, Kacheln, page frames). Jede Seite kann auf jeder Kachel gespei- chert werden. Kacheln Seiten Prozess Seiten Prozess 1 Einteilung der virtuellen Adressen in Bereiche konstanter Länge (Seiten, pages)

14 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Seiten-Adressierung (paging) Kacheln Seiten Prozess Seiten Prozess 1 reale Adresse = Anfangsadresse der Kachel + Offset Zu jedem Prozess existiert eine Tabelle, die Seitentabelle KachelP1:Seite Seitennr. Offset virtuelle Adresse

15 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Vorteile Man muss sich nicht vorab überlegen, welchem Speicherbereich (text, stack,heap) man wie viel Speicher zuweist. Jede Kachel des Speichers kann genutzt werden (keine „externe Fragmentierung“). Lücken im virtuellen Adressraum (wie beim SPIM) sind kein Problem. Virtuelle Adressräume aller Prozesse können bei 0 beginnen, nur bei getrennt übersetzten Prozeduren sind Adressanpassungen erforderlich. Nachteil (  ): „interne Fragmentierung“ (Seiten nicht unbedingt gefüllt)

16 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Lücken im virtuellen Adressraum Bei MIPS-Konvention: Adressbereiche zwischen Stack, Befehls- und Datenadressen werden meist nicht benutzt. Seitentafel benötigt großen zusammenhäng. Speicherbereich.  Berücksichtigung von Lücken im virtuellen Adressraum: nicht für jede mögliche Seite auch Einträge in der Seitentafel! Ungenutzte Seiten- bzw. Segmentnummern: bei der bisherigen Methode werden Tafeleinträge nicht benutzt! Seitentabelle unbenutzt virtueller Adressraum 0 Befehle Daten Stack

17 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Organisation der Adressabbildung Schnelle Umrechnung von virtuellen auf reale Adressen! Bei zusammenhängenden Adressen und Seitenadressierung: Seitennummer Nummer des Worts in der Seite („Offset“) virtuelle Adresse + Seitentabelle Seiten- tafel -basis -länge & Reale Adresse Zugriffs- rechte, im Spei- cher? Anfangs- adressen der Kacheln Überprüfung Speicher.... Weil Seitengröße immer eine 2er Potenz ist. >

18 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Hierarchische Seitentabellen Mehrfache Verzweigung anhand einzelner Adressbits. Erspart Speicherung von Seitentabellen in manchen Teilen von Adressbereichen

19 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Invertierte Seitentabelle Selbst bei hierarchischen Seitentabellen kann ein großer Speicherbedarf entstehen, v.a. bei großen Adressräumen  „invertierte Seitentabellen“ # der Einträge = # der Kacheln Kachel i zuge- ordnete Seite i virtuelle Adresse Seitennummer Suche durch die gesamte Kacheltabelle wäre zu langsam ??

20 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Beschleunigung mittels Hashtabellen # der Einträge = # der Kacheln Kachel i zuge- ordnete Seite i virtuelle Adresse Hash- tabelle Lineare Ketten von Zeigern auf Einträge in der invertierten Seitentabelle, die zu einem bestimmten Seitenindex gehören Seitennummer Index Sequentielle Suche nach passendem Tag in der invertierten Seitentabelle; kein Treffer, falls Seite nicht im Speicher. Tag Tradeoff: Laufzeit  Speicherplatz

21 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Sharing (shared libraries) Einfache Idee: Seiten-Abbildungen mehrerer Prozesse führen zur selben Kachel Seitentabelle Prozess A virt. Adressen Prozess A Xlib realer Speicher j ? & … Xlib Seitentabelle Prozess B virt. Adressen Prozess B Xlib

22 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Idee ist so nicht realisierbar  Im gemeinsam genutzten Code kommen (virtuelle) Befehlsadressen vor, die sich z.B. auf Adressen in diesem Code beziehen.  Adressen müssen Seitennummern verwenden, die nach Abbildung auf die realen Adressen über die jeweiligen Seitentafeln wieder auf den gemeinsam genutzten Bereich verweisen.  Wenn diese Seitennummern verschieden sind, so können sie nicht korrekt im Code eingetragen werden (in eine Speicherzelle „passt“ nur eine Seitennummer).  Nutzen Prozesse gemeinsamen Code, so muss dieser bei der Seitenadressierung bei allen beteiligten Prozessen auf dieselben virtuellen Adressen abgebildet werden.  Windows nutzt für gemeinsamen Code die obere Hälfte des Adressbereichs und benutzt Absprachen zur Adressvergabe.

23 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Realisierbares Sharing Shared libraries befinden sich an derselben Stelle des virtuellen Adressraums Seitentabelle Prozess B virt. Adressen Prozess A virt. Adressen Prozess B Xlib realer Speicher Xlib Seitentabelle Prozess A j 1 & …

24 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Beobachtungen Paging in der beschriebenen Form funktioniert ohne größeren Speicher (Plattenlaufwerk, hard disc (HD)) als weiteren Speicher. Wird bei Systemen ohne HD eingesetzt (in vielen eingebetteten Systemen). Paging bietet Form des Speicherschutzes: Prozesse können unterschiedliche Rechte zur Nutzung von Speicherbereichen haben. Speicherschutz mittels paging ist grob: Wunsch, durch verschiedene Prozesse auf Speicheradressen abgebildete Peripheriegräte mit unterschiedlichen Rechten zu nutzen. Häufig werden viele Peripheriegeräte auf dieselbe Seite abgebildet.

25 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Kacheln Seiten Prozess 2 Platte Wenn größerer und langsamerer Speicher (HD) verfügbar: Einteilung des Speichers in Bereiche konstanter Länge + automatisches Auslagern selten benutzter Seiten sowie Einlagern von ausgelagerten Seiten, wenn auf die entsprechenden Adressen zugegriffen wird. Demand paging Seiten Prozess 1 Seiten Prozess Auslagern einzelner Seiten auf die Platte und Rückschreiben auf beliebige Kachel möglich.

26 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Paging Paging ist mehrdeutig: 1. Einteilung des Speichers in Bereiche konstanter Länge, evtl. ohne Ein- und Auslagern (z.B., weil man Realzeit-Verhalten erzielen will). 2. Benutzung im Sinne von demand paging. Definition 2 ist die Gebräuchlichere. Paging ist mehrdeutig: 1. Einteilung des Speichers in Bereiche konstanter Länge, evtl. ohne Ein- und Auslagern (z.B., weil man Realzeit-Verhalten erzielen will). 2. Benutzung im Sinne von demand paging. Definition 2 ist die Gebräuchlichere. 4 5 Speicher

27 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Segmentadressierung (1) Zusammenhängenden Speicherbereichen (für Befehle, Daten, und den stack) im Prozessadressenraum werden zusammenhängende Bereiche im realen Adressraum zugeordnet. Beispiel: Segment 1 (Befehle Prozess 1, schreibgeschützt) Segment 2 (Stack Prozess 2) frei Segment 4 (Befehle Prozess 2) Segment 3 (Daten Prozess 1) S. 5, Stack Proz.1 S. 6, Daten Proz.2

28 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Prozess 1 Befehle0100 Daten0520 Stack0720 Segmentadressierung (2) Prozesse adressieren in jedem Segment ab Adresse 0; Zu jedem Prozess gehört eine Tabelle der für ihre Segmente zu addierenden Adressen (verdeckte Basen). Prozesse adressieren in jedem Segment ab Adresse 0; Zu jedem Prozess gehört eine Tabelle der für ihre Segmente zu addierenden Adressen (verdeckte Basen). virtuell Beispiel: Segment 1 (Befehle Prozess 1, schreibgeschützt) Segment 2 (Stack Prozess 2) frei Segment 4 (Befehle Prozess 2) Segment 3 (Daten Prozess 1) S. 5, Stack Proz.1 S. 6, Daten Proz.2 real Prozess 2 Befehle0390 Daten0830 Stack0230 Erfordert Befehlssatz mit sepa- raten Befeh- len für stack- Zugriffe Länge Bei jedem Speicherzugriff wird die verdeckte Basis des jeweiligen Segments zur virtuellen Adresse addiert.

29 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Eigenschaften der Segmentadressierung (1) Speicherschutz: Abfrage der Segmentlänge, R/W/E-Modi Beim Laden müssen keine Adressen angepasst werden, dies passiert stets zur Laufzeit. Verschieben von Segmenten ist möglich, da alle Adressen mittels Änderung der verdeckten Basis automatisch angepasst werden. Auslagern ganzer Segmente und Rückschreiben an beliebige, ausreichend große Lücke ist möglich. Speicherschutz: Abfrage der Segmentlänge, R/W/E-Modi Beim Laden müssen keine Adressen angepasst werden, dies passiert stets zur Laufzeit. Verschieben von Segmenten ist möglich, da alle Adressen mittels Änderung der verdeckten Basis automatisch angepasst werden. Auslagern ganzer Segmente und Rückschreiben an beliebige, ausreichend große Lücke ist möglich. first fit best fit Strategien zur Suche einer ausreichend großen, freien Lücke: frei ?

30 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Eigenschaften der Segmentadressierung (2) Segmente können sich ausdehnen. Ist der anschließende Speicher belegt, so müssen sie umkopiert werden. Ein Teil des Speichers außerhalb der Segmente bleibt unbenutzt (externe Fragmentierung). Ggf. müssen Segmente verschoben werden, um ausreichend große freie Bereiche herzustellen. Segmente können sich ausdehnen. Ist der anschließende Speicher belegt, so müssen sie umkopiert werden. Ein Teil des Speichers außerhalb der Segmente bleibt unbenutzt (externe Fragmentierung). Ggf. müssen Segmente verschoben werden, um ausreichend große freie Bereiche herzustellen. frei ?

31 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Adressabbildung bei Segmentadressierung Bei zusammenhängenden Segmentnummern effizient. Segmentnummer Nummer des Worts im Segment („Offset“) virtuelle Adresse + Segment- tabelle Segment- tafel-basis -länge + Reale Adresse Zugriffs- rechte, im Spei- cher? Verdeckte Basen Überprüfung > Seg- ment- längen Fehler? Speicher.... >

32 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund 2 Formen der Segmentadressierung  Segmentnummern in separaten Registern Beispiel: Intel Pentium Kein Problem mit dem sharing: Segmentregister müssen nur auf den gemeinsam genutzten Speicher „zeigen“. Wird von Microsoft nicht genutzt.  Segmentnummern sind Teil der Adressen im Speicher Beispiel: PowerPC, IBM-Großrechner Beim sharing dasselbe Problem wie bei Seitenadressierung

33 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Kombination von Segment- und Seitenadressierung Segmentadressierung besitzt: Vorteile beim Sharing, wenn Segmentnummern in Registern gespeichert werden. Nachteile durch externe Fragmentierung  Kombination von Segment- und Seitenadressierung: Jedes Segment enthält Seiten, diese wiederum Worte Fragmentierung reduziert sich auf interne Fragmentierung Jede Kachel kann jede Seite aufnehmen (kein Kopieren) Vorteile bei shared libraries Segmentnr. Seitennr. Offset virtuelle Adressen

34 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Segmentadressierung mit Seitenadressierung Segmentnummer Nummer des Worts in der Seite („Offset“) virtuelle Adresse Seitennummer Reale Adresse & Seite im Speicher? Benutzt? Beschrie- ben? Anfangs- adres- sen der Kacheln Überprüfung Seitentafeln.... Speicher (derselbe) + Länge | Basis der Segment- tafel Überprüfung > Zugriffs- rechte, im Spei- cher? Basen der Seiten- tabellen Seg- ment- län- gen Fehler?  Segmenttafel....

35 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Adressabbildung beim Intel 386 & + && virtuelle Adresse Die Local Descriptor Table LDT benötigt Einträge für den Bereich möglicher Segmentnummern; Tabellen für unbenutzte Seiten sind nicht erforderlich. Diese haben selbst wieder die Größe einer Seite. Adressübersetzungs-tabellen können teilweise auf die Platte ausgelagert werden LDT Seitentabelle Seitentabellen- verzeichnis 16 LDTR, Register für LDT- Basisadresse Segmentnummer Controlregister CR3 reale Adresse 12

36 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Translation Look-Aside Buffer (TLBs) Seitentabellen und Segmenttabellen im Hauptspeicher:  Jeder einzelne Zugriff auf einen Befehl oder ein Datum erfordert zusätzliche Speicherzugriffe zur Umrechnung von virtuellen in reale Adressen.  Unakzeptable Verlangsamung der Ausführung.  Einführung zusätzlicher, kleiner, schneller Hardware- speicher, welche häufig die benötigten Tabelleneinträge enthalten. Diese heißen translation look aside buffer (TLB) oder auch address translation memory (ATM). Seitentabellen und Segmenttabellen im Hauptspeicher:  Jeder einzelne Zugriff auf einen Befehl oder ein Datum erfordert zusätzliche Speicherzugriffe zur Umrechnung von virtuellen in reale Adressen.  Unakzeptable Verlangsamung der Ausführung.  Einführung zusätzlicher, kleiner, schneller Hardware- speicher, welche häufig die benötigten Tabelleneinträge enthalten. Diese heißen translation look aside buffer (TLB) oder auch address translation memory (ATM).

37 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Die 3 Organisationsformen von TLBs Drei Organisationsformen von TLBs: 1. direct mapping, 2. Mengen-assoziative Abbildung (set associative mapping), 3. und Assoziativspeicher (associative mapping). Drei Organisationsformen von TLBs: 1. direct mapping, 2. Mengen-assoziative Abbildung (set associative mapping), 3. und Assoziativspeicher (associative mapping). In jedem Fall enthalten die TLBs nur Auszüge aus den vollständigen Tabellen, die weiterhin im Speicher sind. Ist die gesuchte Seiten- bzw. Segmentnummer nicht im TLB enthalten, so muss in der vollständigen Tabelle nachgesehen werden. Der Eintrag aus der vollständigen Tabelle verdrängt dann einen Eintrag aus dem TLB nach einem noch zu bestimmenden Algorithmus. In jedem Fall enthalten die TLBs nur Auszüge aus den vollständigen Tabellen, die weiterhin im Speicher sind. Ist die gesuchte Seiten- bzw. Segmentnummer nicht im TLB enthalten, so muss in der vollständigen Tabelle nachgesehen werden. Der Eintrag aus der vollständigen Tabelle verdrängt dann einen Eintrag aus dem TLB nach einem noch zu bestimmenden Algorithmus.

38 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Direct Mapping Die Seitennummer oder ein Teil davon adressiert den TLB. Seitennummer Nummer des Worts in der Seite („Offset“) virtuelle Adresse & Reale Adresse Zugriffs- rechte, im Spei- cher? Anfangs- adressen der Kacheln TLB TagIndex Tags = Tags gleich?

39 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Aliasing bei direct mapping TLB virtueller Adressraum Alle Seiten, deren Adressen im Indexteil übereinstimmen, werden derselben TLB-Zelle (demselben Namen (Alias)) zugeordnet.  Teilweise starkes Anwachsen der Laufzeit. 4

40 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Mengen-assoziative Abbildung - Prinzip - Zu jedem Index-Wert gibt es n zugeordnete Plätze, mit n>1. Sofern über die vollständigen Tabellen im Hauptspeicher abgebildet werden muss, wird ein Platz im TLB überschrieben, z.B. der am Längsten nicht benutzte (least recently used (LRU)- Strategie) TLB virtueller Adressraum oder

41 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Mengen-assoziative Abbildung - Realisierung - virtuelle Adresse Reale Adresse TLB Seitennummer Nummer des Worts in der Seite („Offset“) TagIndex Zugriffs- rechte, im Spei- cher? Anfangs- adressen der Kacheln Tags Zugriffs- rechte, im Spei- cher? Anfangs- adressen der Kacheln Tags == & Alles ok ? Beispiel: Setgrösse n=2 Treffer? 11

42 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Assoziativspeicher, associative mapping - Prinzip - Der Fall associative mapping entsteht aus dem set associative mapping für „Anzahl der Bits für den Index- Teil  0“. Jeder Platz des TLB kann die Verwaltungs- Information für jede beliebe Seite enthalten (kein aliasing). Der Fall associative mapping entsteht aus dem set associative mapping für „Anzahl der Bits für den Index- Teil  0“. Jeder Platz des TLB kann die Verwaltungs- Information für jede beliebe Seite enthalten (kein aliasing). TLB virtueller Adressraum oder

43 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Assoziativspeicher, associative mapping - Beispiel: 4 Einträge im CAM - virtuelle Adresse Reale Adresse TLB = CAM Seitennummer Nummer des Worts in der Seite („Offset“) == Alles ok ? Treffer? 11 Zugriffs- rechte, im Spei- cher? Anfangs- adresse der Kachel Tag Zugriffs- rechte, im Spei- cher? Anfangs- adresse der Kachel Tag Zugriffs- rechte, im Spei- cher? Anfangs- adresse der Kachel Tag Zugriffs- rechte, im Spei- cher? Anfangs- adresse der Kachel Tag == & Hardware-mäßige Realisierung mit content-adressable memory (CAM). Ein CAM vergleicht den Tag-Bereich aller Zellen gleichzeitig mit dem angelegten Suchwert und liefert im Fall eines Treffers die übrigen Informationen der betreffenden Zelle.

44 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Anwendung: Memory Management Unit (MMU) Motorola MC virtuelle Adressen reale Adressen Daten/Befehle Kontrolle Adressbits (7:0) Prozessor MC Speicher MMU Voll-assoziativer TLB mit 64 Einträgen

45 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Caches Cache = Speicher, der vor einen größeren, langsamen Speicher geschaltet wird. Im weiteren Sinn: Puffer zur Aufnahme häufig benötigter Daten. Im engeren Sinn: Puffer zwischen Hauptspeicher und Prozessor. Cache = Speicher, der vor einen größeren, langsamen Speicher geschaltet wird. Im weiteren Sinn: Puffer zur Aufnahme häufig benötigter Daten. Im engeren Sinn: Puffer zwischen Hauptspeicher und Prozessor. ProzessorCache(Haupt-/Arbeits-) Speicher Ursprung: cacher (frz.): verstecken („versteckter Speicher“).

46 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Ablauf Organisation von Caches (im engeren Sinn): Prüfung anhand der (virtuellen oder realen) Adresse, ob benötigte Daten im Cache vorhanden sind („Treffer“; cache hit). Falls nicht (cache miss): Zugriff auf den (Haupt-) Speicher, Eintrag in den Cache. Organisation von Caches (im engeren Sinn): Prüfung anhand der (virtuellen oder realen) Adresse, ob benötigte Daten im Cache vorhanden sind („Treffer“; cache hit). Falls nicht (cache miss): Zugriff auf den (Haupt-) Speicher, Eintrag in den Cache. 0x Cache Adresse Daten lese 0x400   x600 (Haupt-/Arbeits-) Speicher 5555 lese 0x600   x  5555 Prozessor

47 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Prüfung auf cache hit: Cache-Zeilen (cache lines). Such-Einheit im Cache: Cache-Zeile (cache line). Weniger tag bits, als wenn man jedem Wort tag bits zuordnen würde. tags = Adresse tagIndex Cache-Zeile Für line size =4.

48 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Cache-Blöcke (cache blocks) Die Blockgröße ist die Anzahl der Worte, die im Fall eines cache misses aus dem Speicher nachgeladen werden. Beispiel: (Blockgröße = line size): Die Blockgröße ist die Anzahl der Worte, die im Fall eines cache misses aus dem Speicher nachgeladen werden. Beispiel: (Blockgröße = line size): tags = Speicher x88C0 0x88 0xC 0x22 0x88 miss

49 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Cache-Blöcke (cache blocks) tags = Speicher x88C0 0x88 0xC 0x22 0x88 miss Wenn block size < line size, dann sind zusätzliche Gültigkeitsbits erforderlich. Beispiel: Blockgröße = line size / 2. Block Gültigkeitsbits

50 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Cache-Blöcke (cache blocks) Wenn block size > line size, dann werden bei jedem miss mehrere Zeilen nachgeladen. Stets wird zuerst das gesuchte Wort, dann der Rest des Blocks geladen. Verbindung Speicher/Cache so entworfen, dass der Speicher durch das zusätzliche Lesen nicht langsamer wird: Methoden dazu: Wenn block size > line size, dann werden bei jedem miss mehrere Zeilen nachgeladen. Stets wird zuerst das gesuchte Wort, dann der Rest des Blocks geladen. Verbindung Speicher/Cache so entworfen, dass der Speicher durch das zusätzliche Lesen nicht langsamer wird: Methoden dazu: 1. Schnelles Lesen aufeinanderfolgender Speicherzellen (nibble mode, block/page mode der Speicher) 2. Interleaving (mehrere Speicher-ICs mit überlappenden Zugriffen) 3. Block-Mode beim Buszugriff, Page-Mode beim Speicherzugriff 4. Fließbandzugriff auf den Speicher (EDO-RAM, SDRAM) 5. breite Speicher, die mehrere Worte parallel übertragen können. 1. Schnelles Lesen aufeinanderfolgender Speicherzellen (nibble mode, block/page mode der Speicher) 2. Interleaving (mehrere Speicher-ICs mit überlappenden Zugriffen) 3. Block-Mode beim Buszugriff, Page-Mode beim Speicherzugriff 4. Fließbandzugriff auf den Speicher (EDO-RAM, SDRAM) 5. breite Speicher, die mehrere Worte parallel übertragen können.

51 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Organisationsformen von Caches Direct mapping Für caching von Befehlen besonders sinnvoll, weil bei Befehlen aliasing sehr unwahrscheinlich ist. Set associative mapping Sehr häufige Organisationsform, mit Set-Größe=2 oder 4, selten 8. Associative mapping Wegen der Größe eines Caches kommt diese Organisationsform kaum in Frage. Direct mapping Für caching von Befehlen besonders sinnvoll, weil bei Befehlen aliasing sehr unwahrscheinlich ist. Set associative mapping Sehr häufige Organisationsform, mit Set-Größe=2 oder 4, selten 8. Associative mapping Wegen der Größe eines Caches kommt diese Organisationsform kaum in Frage.

52 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Virtuelle und reale Caches virtuelle Adressen reale Adressen ProzessorSpeicher MMU Cache Daten virtuelle Adressen reale Adressen ProzessorSpeicher MMU Cache Daten Reale Caches (langsamer): Virtuelle Caches (schnell)

53 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Schreibverfahren Strategien zum Rückschreiben Cache -> (Haupt-) Speicher 1. Write-Through (durchschreiben) Jeder Schreibvorgang in den Cache führt zu einer unmittelbaren Aktualisierung des (Haupt-) Speichers Strategien zum Rückschreiben Cache -> (Haupt-) Speicher 1. Write-Through (durchschreiben) Jeder Schreibvorgang in den Cache führt zu einer unmittelbaren Aktualisierung des (Haupt-) Speichers Cache [0x88C0] := 5555  Prozessor [0x88C0] := 5555  0x88C x77C x88C Speicher Speicher wird Engpass, es sei denn, der Anteil an Schreiboperationen ist klein oder der (Haupt-) Speicher ist nur wenig langsamer als der Cache. Index

54 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Schreibverfahren 2. Copy-Back, conflicting use write back: Rückschreiben erfolgt erst, wenn die Cache-Zeile überschrieben wird. Funktioniert auch bei großen Geschwindigkeitsunterschieden zwischen Cache und Speicher. Vorkehrungen erforderlich, damit keine veralteten Werte aus dem Speicher kopiert werden. Cache [0x88C0] := 5555  Prozessor [0x88C0] := 9999  0x88C x77C x88C Speicher Index [0x88C0] := 9999  0x88C  [0x88C0][0x55C0] := 3333  0x55C0 3333

55 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Realer Cache bei Prozesswechsel (context switch) Cache lese 0x88D0  Prozessor 0x22B x11C SpeicherMMU 0x11C Prozess P1 SeiteKachel 0x88D.0x11C. Prozess P2 SeiteKachel 0x88D.0x22B. P1 lese 0x11C0   3333 P2 lese 0x88D0  lese 0x22B0   x22B  4444  Bei Prozesswechsel bleiben Informationen im Cache korrekt. Keine Aktionen erforderlich. Zu einer bestimmten Adresse im Cache gehört vor und nach dem Prozesswechsel dieselbe Zelle im Speicher. Eintrag 0x11C0 ist nach Rückschalten auf P1 immer noch korrekt. Einträge überleben evtl. mehrere Prozesswechsel!  Gut für große Caches!

56 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Realer Cache bei Seitenfehler (Seite muss per demand paging eingelagert werden) Cache lese 0x88D0  Prozessor x11C SpeicherMMU 0x11C Vor Aus/Einlagern SeiteKachel 0x88D.0x11C. Nach Aus/Einlagern SeiteKachel 0x77F.0x11C. 0x88D.  Platte P1 lese 0x11C0   3333 lese 0x77F0  lese 0x11C0   5555  Bei Seitenfehlern müssen alle Cache- Zeilen, die Kopien der verdrängten Seite enthalten, ungültig erklärt werden. Zu einer bestimmten Adresse im Cache gehört vor und nach dem Aus- & Einlagern von Seiten eine andere Information. 0x11C0 5555

57 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Bus snooping (Bus-Lauschen) CacheProzessor x11C SpeicherMMU 0x11C P1  Bei Seitenfehler müssen alle Cache-Zeilen, die Kopien der verdrängten Seite enthalten, ungültig erklärt werden. Cache „lauscht“, ob ein Schreibvorgang in den Speicher eine Zelle betrifft, von der er eine Kopie hat. Wenn ja, dann erklärt er diese für ungültig.

58 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Gemeinsam genutzte Seiten (sharing) Kacheln Seiten Prozess Seiten Prozess 1 Für gemeinsame Daten oder gemeinsame Befehle: Eintrag derselben Kachel in mehrere Seitentabellen.

59 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Realer Cache bei gemeinsam genutzter Seite Cache lese 0x88D0  Prozessor 0x11C SpeicherMMU 0x11C Prozess P1 SeiteKachel 0x88D.0x11C. Prozess P2 SeiteKachel 0x88D.0x11C. P1 lese 0x11C0   3333 P2 lese 0x88D0  lese 0x11C0   3333  Nach Prozesswechsel erhält P2 aus dem Cache die richtigen Informationen (unabhängig von *). Annahme *: Beide Prozesse benutzen dieselbe virtuelle Adresse für den gemeinsamen Speicherbereich

60 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Virtueller Cache bei Prozesswechsel (context switch) Cache lese 0x88D0  Prozessor 0x22B x88D SpeicherMMU 0x11C Prozess P1 SeiteKachel 0x88D.0x11C. Prozess P2 SeiteKachel 0x88D.0x22B. P1 lese 0x88D0  lese 0x11C0   3333 P2 lese 0x88D0  lese 0x22B0   4444  Bei Prozesswechsel muss der Cache ungültig erklärt werden. Zu einer bestimmten Adresse im Cache gehört vor und nach dem Prozesswechsel eine andere Zelle im Speicher. Bei jedem Prozesswechsel gehen alle Informationen im Cache verloren.  Schlecht für große Caches! 0x88D0 4444

61 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Virtueller Cache bei Seitenfehler Cache lese 0x88D0  Prozessor 0x88D SpeicherMMU 0x11C Vor Aus-/Einlagern SeiteKachel 0x88D.0x11C. Nach Aus-/Einlagern SeiteKachel 0x77F.0x11C. P1 lese 0x88D0  lese 0x11C0   3333 lese 0x88D0   3333  Bei Seitenfehlern keine Aktion im Cache. Zu einer bestimmten Adresse im Cache gehört vor und nach dem Seitenfehler dieselbe Information. 4444

62 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Virtueller Cache bei gemeinsam genutzter Seite (sharing) Cache lese 0x88D0  Prozessor 0x88D SpeicherMMU 0x11C Prozess P1 SeiteKachel 0x88D.0x11C. Prozess P2 SeiteKachel 0x88D.0x11C. P1 lese 0x88D0  lese 0x11C0   3333 P2 lese 0x88D0  lese 0x11C0   3333  Der zweite Prozess füllt den Cache erneut. Langsam, aber korrekt. 0x88D Annahme: Beide Prozesse benutzen dieselbe virtuelle Adresse für den gemeinsamen Speicherbereich

63 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Virtueller Cache mit PIDs bei Prozesswechsel (context switch) Cache lese 0x188D0  Prozessor 0x22B x 1 88D SpeicherMMU 0x11C Prozess P1 SeiteKachel 0x88D.0x11C. Prozess P2 SeiteKachel 0x88D.0x22B. P1 lese 0x188D0  lese 0x11C0   3333 P2 lese 0x288D0  lese 0x22B0   4444  Bei Prozesswechsel keine Aktion im Cache erforderlich. Virtuelle Adresse wird um Prozessnummer (process identifier, PID) erwei- tert. Zu einer bestimmten Adresse im Cache gehört vor und nach dem Prozesswechsel wieder dieselbe Zelle. Set associative mapping  Eintrag für P1 würde erhalten.  Gut für große Caches! 0x288D TLBs in der MMU könnten PIDs nutzen.

64 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Virtueller Cache mit PIDs bei Seitenfehler Cache lese 0x188D0  Prozessor 0x 1 88D SpeicherMMU 0x11C Vor Aus-/Einlagern SeiteKachel 0x88D.0x11C. Nach Aus-/Einlagern SeiteKachel 0x77F.0x11C. P1 lese 0x88D0  lese 0x11C0   3333 lese 0x188D0   3333  Bei Seitenfehlern keine Aktion im Cache. Zu einer bestimmten Adresse im Cache gehört vor und nach dem Seitenfehler dieselbe Information. 4444

65 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Virtueller Cache mit PIDs bei gemeinsam genutzter Seite (sharing) Cache lese 0x188D0  Prozessor 0x 1 88D SpeicherMMU 0x11C Prozess P1 SeiteKachel 0x88D.0x11C. Prozess P2 SeiteKachel 0x88D.0x11C. P1 lese 0x188D0  lese 0x11C0   3333 P2 lese 0x288D0  lese 0x11C0   x288D [0x188D0]:=7777  0x188D x288D Einträge für P1 und P2 können beide im Cache existieren (z.B. bei set associative mapping); sie werden nicht abgeglichen  mögliche Inkonsistenz bzw. Inkohärenz

66 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Cache-Kohärenz Realer CacheVirtueller Cache mit PIDs Virtueller Cache Inhalt nach Prozesswechsel gültiggültig, falls es ausreichend viele PIDs gibt ungültig Inhalt nach Seitenfehler modifizierte Kachel ungültig gültiggültig* Geschwindigkeit langsam schnell Automatische Kohärenz bei Sharing ja nein ja, aber Code muss neu geladen werden. primäre Anwendung große Cacheskleine Caches; Befehlscaches, falls dynamisches Überschreiben von Befehlen verboten ist. * Potenzielle Schwierigkeiten, wenn Cacheinhalte  Hauptspeicherinhalte.

67 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Systeme mit mehreren Caches Beispiel: Prozessor Speicher MMU Realer L2- Cache, snooping; copy back virtueller L1- Befehlscache Realer L1 Datencache, write-through Chip

68 Speicher  P. Marwedel, Univ. Dortmund, Informatik 12, 2006 Universität Dortmund Austauschverfahren Überschreiben von Einträgen in TLB, Caches, Kacheln: 1. Random- bzw. Zufallsverfahren Ein zufällig ausgewählter Eintrag wird überschrieben. 2. NRU, not recently used Einteilung von Einträgen in 4 Klassen: 1. Nicht benutzte, nicht modifizierte Einträge 2. Nicht benutzte, modifizierte Seiten Benutzt-Kennzeichnung wird nach einiger Zeit zurückgesetzt. 3. Benutzte, nicht modifizierte Seiten 4. Benutzte, modifizierte Seiten Überschrieben wird ein zufällig ausgewählter Eintrag der niedrigsten Klasse, die nicht-leer ist. 3. LRU=least recently used Überschreiben des Eintrags, der am längsten nicht benutzt wurde. Pentium CacheFilm


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